シフトレジスタユニット、ゲート駆動装置及び表示装置

 

シフトレジスタの寿命を延長するシフトレジスタユニット、ゲート駆動装置および表示装置を提供する。本発明のシフトレジスタユニットは、そのドレイン電極が第1信号端に接続され、ソース電極が本段の出力ノードに接続され、ゲート電極が第1ノードに接続される第1の薄膜電界効果トランジスタと、そのドレイン電極が第1信号端に接続され、ソース電極がプルアップノードに接続され、ゲート電極が第1ノードに接続される第2の薄膜電界効果トランジスタと、そのドレイン電極が第2信号端に接続され、ソース電極が本段の出力ノードに接続され、ゲート電極が第2ノードに接続される第3の薄膜電界効果トランジスタと、そのドレイン電極が第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続される第4の薄膜電界効果トランジスタと、前記シフトレジスタユニットがプルダウン段階であるときに、前記第1ノードと第2ノードを交互に高電位状態になるように制御するノード電圧制御モジュールと、を有する。本発明はシフトレジスタの寿命を延長させる。

 

 

本発明は、シフトレジスタ技術に関し、特にシフトレジスタユニット、ゲート駆動装置及び表示装置に関する。
集積ゲートシフトレジスタはゲート電極パルス出力レジスタをパネル上に集積し、ICを節約し、コストを低減させるものである。集積ゲートシフトレジスタの実現方法は様々であり、異なる複数のトランジスタとコンデンサを含んでもよく、よく用いられるのは12T1C、9T1C、13T1Cなどの構成である。
一般的には、一つのシフトレジスタは複数段のシフトレジスタユニットからなり、各段のシフトレジスタユニットは極めて短い時間内のみに一の高電位信号を出力し、その他の時間はいずれも低電位信号出力し、通常はVSS信号である。
前述したように、各段のシフトレジスタユニットは極めて短い時間内のみに一の高電位信号を出力し、その他の時間はいずれも低電位信号を出力し、この時間は通常99%以上を占める。同時に、当該VSS信号はいずれもプルダウントランジスタにより出力され、シフトレジスタユニットが低電位信号を出力することを保証する必要があるときに、プルダウントランジスタが高電位の導通の状態である必要があり、VSS信号を利用することで電位をプルダウンする。したがって、プルダウントランジスタのゲート電極は長期的に高電位の状態であり、極めて高いデューティ比電圧を有し、しかし、このような方式はプルダウントランジスタが急速に老化し、移動度が減少し、電流が低下し、全体の回路に問題を生じさせ、よって製品の寿命に影響する。
以下に図1に示す従来のシフトレジスタユニットを説明する。
図1に示すのは、従来のシフトレジスタユニットであり、当該シフトレジスタユニットは九つの薄膜電界効果トランジスタ(「TFT」と略称する)M01と、M02と、M03と、M04と、M05と、M06と、M08と、M13と、M15と、M17と、一つのコンデンサC1と、を有し、図1においてプルダウントランジスタはM03であり、シフトレジスタユニットにおける各素子の具体的な接続関係及びシフトレジスタユニットの動作原理は以下のとおりである:
TFTM02はクロック信号入力端により入力される信号CLKに基づき、出力端にOUTPUTを出力する。TFTM02のソース電極はCLK信号を受け付け、そのドレイン電極はOUTPUT端に接続され、ゲート電極はプルアップノードPUに接続される。M01のゲート電極とソース電極はそれぞれ入力端INPUTと接続され、そのドレイン電極はプルアップノードPUと接続される。コンデンサC1の一端はプルアップノードPUと接続され、他端は出力ノードOUTPUTと接続される。
出力端OUTPUTが無効であるとき、前記プルアップノードPUと本段の出力ノードOUTPUTをプルダウンしてこれらを低電位に維持する必要がある。プルアップノードPUと本段の出力ノードOUTPUTをプルダウンする回路は、TFTM03と、TFTM15と、を有し、ただし、M15はPU点の電位をプルダウンし、M03はOUTPUT点の電位をプルダウンする。
TFTM03とTFTM15のゲート電極はPD点に接続され、PD点の電位はTFTM05、TFTM13及びTFTM08により制御され、ただし、M05とM13はそれぞれINPUTとPU点が高電位のときにPD点の電位をプルダウンし、M08はVDD信号に接続することによりPD点の電位をプルアップする。
TFTM06、TFTM17からなる回路によりリセット機能を実現する。RESET信号の出力が高電位であるときに、M17はPU点を放電し、M06はPD点を充電した後にM03の導通に協力し、これにより出力ノードOUTPUTの電位をプルダウンする。
図2は図1に示すシフトレジスタユニットの動作シーケンス図を示し、その具体的な動作状況は以下のとおりである:VDDはずっと高電位であり、t1の段階において、入力端INPUTは高電位であり、第1のクロック信号CLKは低電位であり、このとき入力端INPUTの高電位はM01を導通にさせ、PU点はそのとき高電位であるため、C1が充電され、M02が導通になる。これと同時に、INPUT信号はM05を通じてPD点の電位をプルダウンし、M03はこのとき遮断の状態になる。
t2の段階において、INPUTは低電位に変わり、第1のクロック信号CLKは高電位であり、このとき、t1の段階において充電されたコンデンサC1は、C1のブートストラップ効果の作用のもとで、プルアップノードPUの電圧をさらに向上させ、M02の導通状態を維持し、CLK信号をM02を通じて出力端OUTPUTに伝送する。t2の段階において、PU点は終始高電位であり、M13はオンになり、PDは低電位であり、M03とM15をオフにし、出力端OUTPUTは高電位信号を出力する。
t3の段階において、RESETは高電位である。このとき、RESETはM17をオンにし、PU点を放電する。同時にM06もオンになり、VDDは高電位をPD点に伝送し、M15とM03をオンにし、同時にPUとOUTPUT点を放電し、この段階でOUTPUT端から低電位を出力する。
その後の一フレームの時間内は、PDはずっと高電位状態であり、M15、M03及びM08はずっとオン状態であり、その他のトランジスタはいずれもオフ状態である。液晶パネルが長時間使用される場合において、これらの三つのトランジスタの動作時間は他のトランジスタよりはるかに長いため、その使用寿命は全体のゲート駆動装置の寿命の肝心な要素となる。
本発明の実施例は、シフトレジスタの寿命を延長するシフトレジスタユニット、ゲート駆動装置及び表示装置を提供する。
上記の技術的問題を解決するために、本発明の実施例はシフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
そのドレイン電極が第1信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第1ノードに接続され、ただし、前記第1信号端は第1の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第1の薄膜電界効果トランジスタと、
そのドレイン電極が前記第1信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第1ノードに接続され、ただし、前記第1信号端は第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第2の薄膜電界効果トランジスタと、
そのドレイン電極が第2信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第2ノードに接続され、ただし、前記第2信号端は第3の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第3の薄膜電界効果トランジスタと、
そのドレイン電極が前記第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続され、ただし、前記第2信号端は第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第4の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第1ノードと第2ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニットを提供する。
上記のシフトレジスタユニットであって、
前記プルアップノードが高電位であるときに、低電位信号を前記第1ノード及び第2ノードに出力する第1の関連ユニットと、をさらに有する。
上記のシフトレジスタユニットであって、
前記ノード電圧制御モジュールは、第1のノード電圧制御サブモジュールと、第2のノード電圧制御サブモジュールと、を有し、
第1のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第5の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第1のクロック制御信号を受け付ける第6の薄膜電界効果トランジスタと、を有し、
第2のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第7の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第2のクロック制御信号を受け付ける第8の薄膜電界効果トランジスタと、を有し、
第2のクロック制御信号と第1のクロック制御信号の位相は反対である。
上記のシフトレジスタユニットであって、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第1のリセットユニットと、をさらに有し、前記第1のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第9の薄膜電界効果トランジスタと、
ソース電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続され、ゲート電極が前記リセット信号を受け付ける第10の薄膜電界効果トランジスタと、
ソース電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続され、ゲート電極が前記リセット信号を受け付ける第11の薄膜電界効果トランジスタと、
を有する。
上記のシフトレジスタユニットであって、
前記ノード電圧制御モジュールは、第3のノード電圧制御サブモジュールと、第4のノード電圧制御サブモジュールと、を有し、
第3のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第3のクロック制御信号を受け付け、ドレイン電極が第13の薄膜電界効果トランジスタのゲート電極に接続される第12の薄膜電界効果トランジスタと、
ソース電極が第3のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第13の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第3のクロック制御信号を受け付ける第14の薄膜電界効果トランジスタと、を有し、
第4のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第4のクロック制御信号を受け付け、ドレイン電極が第16の薄膜電界効果トランジスタのゲート電極に接続される第15の薄膜電界効果トランジスタと、
ソース電極が第4のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第16の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第4のクロック制御信号を受け付ける第17の薄膜電界効果トランジスタと、を有し、
第4のクロック制御信号と第3のクロック制御信号の位相は反対である。
上記のシフトレジスタユニットであって、
前記プルアップノードが高電位であるときに、前記第13の薄膜電界効果トランジスタと第16の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第1ノードと第2ノードに低電位信号を出力する第2の関連ユニットと、をさらに有する。
上記のシフトレジスタユニットであって、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第2のリセットユニットと、をさらに有し、前記第2のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第18の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第19の薄膜電界効果トランジスタと、
を有する。
上記の目的を実現するために、本発明の実施例は、ゲート駆動装置であって、上記のシフトレジスタユニットを有するゲート駆動装置を提供する。
上記の目的を実現するために、本発明の実施例は、表示装置であって、上記のゲート駆動装置を有する表示装置を提供する。
本発明の具体的な実施例は、以下の有利な効果を有する:
本発明の具体的な実施例において、ノード電圧制御モジュールの制御のもとで、前記第1ノードと第2ノードが交互に高電位状態になり、二組のTFT(第1のTFTと第2のTFTを一組とし、第3のTFTと第4のTFTを一組とする)のゲート電極が交互に高電位状態になり、よっていずれのプルダウン段階においても、各組のTFTのゲート電極は一部の時間のみが高電位状態となり、従来技術のプルダウン段階においてトランジスタのゲート電極がずっと高電位状態である場合と比べて、プルダウントランジスタのゲート電極のデューティー比を大幅に低減させ、プルダウントランジスタの寿命を延長し、これにより全体のシフトレジスタユニットの寿命を延長させる。
従来のシフトレジスタユニットの構造模式図を示す。 従来のシフトレジスタユニットの動作シーケンス模式図を示す。 本発明の実施例のシフトレジスタユニットの構造模式図を示す。 図3に示すシフトレジスタユニットの信号シーケンス模式図を示す。 本発明の実施例のもう一つのシフトレジスタユニットの構造模式図を示す。 本発明の実施例のさらに一つのシフトレジスタユニットの構造模式図を示す。
本発明の実施例のシフトレジスタニット、ゲート駆動装置及び表示装置において、プルアップノードPUと出力ノードのプルダウンについては、二組のプルダウンTFTが交替して動作することにより、プルアップノードと出力ノードのプルダウンを実現し、各組のプルダウンTFTのプルダウン段階でのオンの時間を減少させ、したがってプルダウンモジュールにおけるプルダウントランジスタの寿命が延長し、これにより全体のレジスタユニットの寿命が延長する。
ここで前もって説明するが、本発明の実施例におけるTFTのソース電極とゲート電極は互いに代替可能である。
本発明の実施例は、シフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
そのドレイン電極が第1信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第1ノードに接続され、ただし、前記第1信号端は第1の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第1の薄膜電界効果トランジスタと、
そのドレイン電極が前記第1信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第1ノードに接続され、ただし、前記第1信号端は第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第2の薄膜電界効果トランジスタと、
そのドレイン電極が第2信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第2ノードに接続され、ただし、前記第2信号端は第3の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第3の薄膜電界効果トランジスタと、
そのドレイン電極が前記第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続され、ただし、前記第2信号端は第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第4の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第1ノードと第2ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニットを提供する。
説明しなければならないのは、本発明の実施例において、第1信号端と第2信号端が接続されるのはいずれも低電位信号VSSであるが、第1信号端と第2信号端の信号はこれに限らず、第1信号端が前記第1の薄膜電界効果トランジスタと第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力することを満たして、第2信号端が前記第3の薄膜電界効果トランジスタと第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力することを満たせばよい。
本発明の具体的な実施例において、ノード電圧制御モジュールの制御のもとで、前記第1ノードと第2ノードが交互に高電位状態になり、二組のTFT(第1のTFTと第2のTFTを一組とし、第3のTFTと第4のTFTを一組とする)のゲート電極が交互に高電位状態になり、よっていずれのプルダウン段階においても、各組のTFTのゲート電極は一部の時間のみが高電位状態となり(オンの時間が減少する)、従来技術のプルダウン段階においてトランジスタのゲート電極がずっと高電位状態である場合と比べて、プルダウントランジスタのゲート電極のデューティー比を大幅に低減させ、プルダウントランジスタの寿命を延長し、これにより全体のシフトレジスタユニットの寿命を延長させる。具体的には、第1組のTFTの第1の薄膜電界効果トランジスタと第2組のTFTの第3の薄膜電界効果トランジスタがプルダウントランジスタである。
図3、図5と図6はそれぞれ本発明の実施例の三種類の異なるシフトレジスタユニットの模式図であり、図3において、第1のTFT、第2のTFT、第3のTFT、第4のTFTはそれぞれTFTM03、TFTM15、TFTM04、TFTM16であり、
図5において、第1のTFT、第2のTFT、第3のTFT、第4のTFTはそれぞれTFTM16、TFTM15、TFTM4、TFTM2であり、
図6において、第1のTFT、第2のTFT、第3のTFT、第4のTFTはそれぞれTFTM17、TFTM18、TFTM11、TFTM10であり、
図3、図5と図6におけるC1はコンデンサであり、PUはプルアップノードであり、PD1とPD2はそれぞれ第1ノードと第2ノードに対応する。
シフトレジスタの動作原理からわかるように、プルアップノードが高電位のときに、第1ノードと第2ノードを低電位にさせるため、本発明の具体的な実施例のシフトレジスタユニットは、
前記プルアップノードが高電位のときに、低電位信号を前記第1ノードと第2ノードに出力する第1の関連ユニットをさらに有する。
当該第1の関連ユニットの比較的簡単な構成は二つのTFTを有し、これらの二つのTFTのゲート電極はいずれもプルアップノードに接続され、ドレイン電極はいずれも低電位信号VSSを受け付け、ソース電極はそれぞれ第1ノードと第2ノードに接続され、これにより、プルアップノードが高電位のときに、これらの二つのTFTはいずれも導通になり、それぞれ低電位信号VSSを通じて第1ノードと第2ノードをプルダウンする。
図3に示すように、第1の関連ユニットが有する二つのTFTはそれぞれM13とM14であり、
図5に示すように、第1の関連ユニットが有する二つのTFTはそれぞれM6とM14であり、
本発明の具体的な実施例において、当該ノード電圧制御モジュールは様々な方式で実現することができ、以下に本発明の実施例が採用する一つの方式を説明する。
前記ノード電圧制御モジュールは、第1のノード電圧制御サブモジュールと、第2のノード電圧制御サブモジュールと、を有し、
第1のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第5の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号VSSを受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第1のクロック制御信号を受け付ける第6の薄膜電界効果トランジスタと、を有し、
第2のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第7の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号VSSを受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第2のクロック制御信号を受け付ける第8の薄膜電界効果トランジスタと、を有し、
第2のクロック制御信号と第1のクロック制御信号の位相は反対である。
図3に示すように、第5のTFT、第6のTFT、第7のTFT、第8のTFTはそれぞれTFTM08、TFTM07、TFTM12及びTFTM11であり、図5において、第5のTFT、第6のTFT、第7のTFT、第8のTFTはそれぞれTFTM12、TFTM11、TFTM5及びTFTM10であり、図3と図5において第1のクロック制御信号はいずれもCLKBであり、第2のクロック制御信号はいずれもCLKであり、CLKBとCLK信号の波形は図4に示すとおりである。
以下に、上記のノード電圧制御モジュールが前記第1ノードと第2ノードを交互に高電位状態にさせることについて説明する。
第1のノード電圧制御サブモジュールの第1のクロック制御信号がAであり、第2のノード電圧制御サブモジュールの第2のクロック制御信号がBであり、AとBが交互に高電位状態(すなわち、BはAの反対位相信号)になると仮定した場合に、第1のノード電圧制御サブモジュールと第2のノード電圧制御サブモジュールの具体的な動作原理は以下のとおりである:
Aが高電位のときは、Bは低電位であり、このとき第1のノード電圧制御サブモジュールの第5の薄膜電界効果トランジスタが導通になり、Aを第1ノードに出力し、第1ノードを高電位にし、同時に第6の薄膜電界効果トランジスタも導通になり、第2ノードを低電位信号VSSに接続し、第2ノードを低電位にし、
Aが低電位のときは、Bが高電位であり、このとき第7の薄膜電界効果トランジスタが導通になり、Bを第2ノードに出力し、第2ノードを高電位にし、同時に第8の薄膜電界効果トランジスタも導通になり、第1ノードを低電位信号VSSに接続し、第1ノードを低電位にし、
上記の設計により、第1ノードと第2ノードをプルダウン段階において交互に高電位状態にさせることができ、二組のTFT(第1のTFTと第2のTFTを一組とし、第3のTFTと第4のTFTを一組とする)のゲート電極が交互に高電位状態になるように交互に制御し、二組のTFTが交互にオンになり、低電位信号VSSをプルアップノードと本段の出力ノードに出力する。
本発明の具体的な実施例において、前記シフトレジスタユニットは、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第1のリセットユニットと、をさらに有する。
前記第1のリセットユニットは、
ドレイン電極が低電位信号VSSを受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第9の薄膜電界効果トランジスタと、
ソース電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続され、ゲート電極が前記リセット信号を受け付ける第10の薄膜電界効果トランジスタと、
ソース電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続され、ゲート電極が前記リセット信号を受け付ける第11の薄膜電界効果トランジスタと、
を有する。
上記の第9の薄膜電界効果トランジスタは、リセット信号(一段下のシフトレジスタユニットの出力信号であってもよいし、他の信号であってもよい)が高のときに、低電位信号VSSをプルアップノードに出力し、プルアップノードの電位をプルダウンする。
同時に、第10のTFTと第11のTFTの役割は、現在高電位である制御信号を、対応するノード(第1ノードまたは第2ノード)に出力し、高電位である第1ノードまたは第2ノードを通じてその中の一組の薄膜電界効果トランジスタTFTを導通にし、低電位信号をPUノードと本段の出力ノードに出力し、二重のプルダウンを実現し、リセットの効果を保証する。
図3に示すように、第9のTFT、第10のTFT及び第11のTFTはそれぞれM17、M06及びM10である。
本発明の具体的な実施例において、前記ノード電圧制御モジュールのもう一つの具体的な実現形態は以下のとおりである:
前記ノード電圧制御モジュールは、第3のノード電圧制御サブモジュールと、第4のノード電圧制御サブモジュールと、を有し、
図6に示すように、第3のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第3のクロック制御信号CLKを受け付け、ドレイン電極が第13の薄膜電界効果トランジスタTFT(M7)のゲート電極に接続される第12の薄膜電界効果トランジスタTFT(M14)と、
ソース電極が第3のクロック制御信号CLKを受け付け、ドレイン電極が第1ノードPD1に接続される第13の薄膜電界効果トランジスタTFT(M7)と、
ドレイン電極が低電位信号VSSを受け付け、ソース電極が第2ノードPD2に接続され、ゲート電極が前記第3のクロック制御信号CLKを受け付ける第14の薄膜電界効果トランジスタTFT(M20)と、を有し、
第4のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第4のクロック制御信号を受け付け、ドレイン電極が第16の薄膜電界効果トランジスタTFT(M5)のゲート電極に接続される第15の薄膜電界効果トランジスタTFT(M9)と、
ソース電極が第4のクロック制御信号CLKBを受け付け、ドレイン電極が第2ノードPD2に接続される第16の薄膜電界効果トランジスタTFT(M5)と、
ドレイン電極が低電位信号VSSを受け付け、ソース電極が第1ノードPD1に接続され、ゲート電極が前記第4のクロック制御信号CLKBを受け付ける第17の薄膜電界効果トランジスタTFT(M19)と、を有し、
第4のクロック制御信号CLKBと第3のクロック制御信号CLKの位相は反対である
本発明の具体的な実施例において、シフトレジスタユニットは、前記プルアップノードが高電位であるときに、前記第13の薄膜電界効果トランジスタと第16の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第1ノードと第2ノードに低電位信号を出力する第2の関連ユニットと、をさらに有する。
図6に示すように、PUノードが高電位のときに、第2の関連ユニットとなるM8とM15が導通になり、低電位信号をTFTM5とM7のゲート電極に出力し、TFTM5とM7をオフにし、対応する高電位信号を第1ノードと第2ノードに出力できなくし、デバイスの正常な実行を保証する。
この方式により、シフトレジスタユニットは、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第2のリセットユニットと、をさらに有し、前記第2のリセットユニットは、
ソース電極が低電位信号VSSを受け付け、ドレイン電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第18の薄膜電界効果トランジスタ(M2)と、
ソース電極が低電位信号VSSを受け付け、ドレイン電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第19の薄膜電界効果トランジスタ(M4)と、
を有する。
本発明の実施例は、ゲート駆動装置であって、上記のシフトレジスタユニットを有するゲート駆動装置をさらに提供する。
本発明の実施例は、表示装置であって、上記のゲート駆動装置を有することを特徴とする表示装置をさらに提供する。
<例1>
図3に示すように、本発明の実施例のシフトレジスタユニットは、
TFTM03とM15と、を有する第1組のプルダウン薄膜電界効果トランジスタと、
TFTM04とM16と、を有する第2組のプルダウン薄膜電界効果トランジスタと、
を有し、
これらの二組のTFTはそれぞれ第1ノードPD1と第2ノードPD2に対応し、ノードPD1とPD2が交互に高電位になるときに、第1組のTFTと第2組のTFTが交互に導通になる。いずれの一組のTFTが導通になるときも、PUノードとOUTPUTノードの電位をプルダウンすることができる。
さらに、上記のシフトレジスタユニットにおいては、M08とM07からなる第1のノード電圧制御サブモジュールと、M11とM12からなる第2のノード電圧制御サブモジュールと、をさらに有する。第1のノード電圧制御サブモジュールと第2のノード電圧制御サブモジュールはそれぞれ第1のクロック制御信号CLKBと第2のクロック制御信号CLKの作用のもとで、第1ノードと第2ノードの電位を制御する。具体的には、第1のノード電圧制御モジュールにおいて、薄膜電界効果トランジスタM08は第1ノードPD1の電位を制御し、薄膜電界効果トランジスタM07は第2ノードPD2の電位を制御する。第1のクロック制御信号CLKBが高電位のときは、M08とM07はいずれも導通になり、CLKBの信号はPD1に出力され、低電位信号VSSはM07を通じて第2ノードPD2に伝送され、このとき第1ノードPD1は高電位であり、第2ノードPD2は低電位である。CLKB信号が低電位のときは、M08とM07はいずれも遮断になり、このときPD1とPD2の電位は第2のノード電圧制御サブモジュールによって制御される。第2のノード電圧制御サブモジュールにおいて、薄膜電界効果トランジスタM11は第1ノードPD1の電位を制御し、薄膜電界効果トランジスタM12は第2ノードPD2を制御する。第2のクロック制御信号CLKが高電位のときは、M11とM12はいずれも導通になり、CLKの信号はM12を通じてPD2に出力され、VSS信号はM11を通じてPD1に出力され、このときPD1は低電位であり、PD2は高電位である。CLK信号が低電位のときは、M11とM12はいずれも遮断になり、このときPD1とPD2の電位は第1のノード電圧制御サブモジュールによって制御される。
したがって、CLKBとCLKが交互に高電位となるときは、PD1とPD2は交互に高電位になる。
図3に示す回路構造において、関連ユニットと、をさらに有し、当該関連ユニットはM13とM14と、を有し、これらのゲート電極はいずれもPUに接続され、ドレイン電極はいずれもVSSを受け付け、ソース電極はそれぞれPD1とPD2に接続され、その役割はPUが高電位のときにM13とM14を導通にし、これによりPD1とPD2点の電位を低電位信号VSSにする。
図3に示す回路構造において、リセットユニットと、をさらに有し、当該リセットユニットは以下のTFTを有する:M06、M10及びM17。ただし、リセット信号端RESETに高電位信号が入力されるとき、M06、M10及びM17は導通になり、ただしM17の導通はPUノードをプルダウンし、M06とM10の導通によってCLKB信号をPD1に入力し、CLK信号をPD2に入力する。また、CLKBとCLKのいずれかは必ず高電位であるため、TFT03とM15が導通になるか、TFT05とM16が導通になるかのどちらかとなり、これによりPUとOUTPUTをプルダウンする。
図3に示すシフトレジスタ構造の信号シーケンスは図4に示すとおりであり、以下に図3と図4を用いてその具体的な動作プロセスを説明する:
第1段階(即ちt1段階)において、入力信号INPUTが高電位であり、第1のクロック信号CLKBが高電位であり、第2のクロック信号CLKが低電位であるとき、入力端の高電位はM01を通じてC1を充電する。INPUTはM05とM09をオンにすることによりPD1点とPD2点をプルダウンする。このとき、PU点が高電位であるため、このときM13とM14はいずれもオンになり、PD1点とPD2点が低電位であり、プルダウンモジュールM15、M16及びM03、M04はオフになる。
第2段階(即ちt2段階)において、INPUT、CLKBが低電位であるときに、第2のクロック信号CLKが高電位であるとき、ことのき上記段階で充電されたコンデンサC1は、ブートストラップ効果の作用のもとで、プルアップノードの電圧をさらに上昇させ、M02の導通を維持し、CLKの信号をM02を通じてゲート電極電圧出力端PUTPUTに伝送する。このとき、PU点は終始高電位であり、M13とM14がオンになり、PD1とPD2点は低電位であり、M15、M16とM03、M04はオフ状態を継続させ、高電位信号を出力端OUTPUTに伝送するのに役立つ。
第3段階(即ちt3段階)において、CLKBが高電位であり、CLKが低電位であり、同時にRESETが高電位である。このときRESETはM06、M10とM17をオンにし、ただしM17がオンになり、PU点を放電し、これによりPU点のオフを実現する。CLKBは高電位であり、M07がオンになり、M07のソース電極と接続しているPD2点がプルダウンされる。CLKが低電位であり、M11がオフになり、PD1点がM06を通じて受け付けるCLKBの入力は高電位であり、このときPD1点と接続しているM15はPU点電位をプルダウンし、同時にM03の導通はOUTPUTをプルダウンする。この段階でPD2点は低電位あり、M16とM04はオフになる。この段階でM15とM03を通じてPU点とOUTPUT点を放電する。
第4段階(即ちt4段階)において,CLKが高電位であり、CLKBが低電位であり、このときPU点は前の時刻で低電位にされているため、このときM02はオフになり、これによりOUTPUT端は高電位の出力がない。CLKが高電位であるため、このときM11とM12はいずれもオンになり、PD1点は低電位であり、M15、M03はオフになり、第1のプルダウンモジュールはオフになる。CLKが低電位であるため、M07はオフになり、このときCLK信号はM12を通じて第2ノードPD2に出力され、PD2はこのとき高電位であり、そのためM16とM04はオンになり、PU点はM16を通じて低電位にプルダウンされ、OUTPUTはM04を通じて低電位にプルダウンされ、ノイズ電圧がこれらに対する影響を低下させ、それらが無ノイズを出力する状態を維持する。当該段階において、M16とM04を通じてそれぞれPU点とOUTPUT点を放電する。
第5段階(すなわちt5段階)において、CLKBが高電位であり、CLKが低電位のときに、CLKBが高電位であるため、M07とM08が導通になり、PD2点はM07トランジスタを通じてプルダウンされ、このときCLKは低電位であり、M11がオフになり、PD1点はCLKBを通じて高電位にされ、このときM15はPU点電位をプルダウンし、M03はOUTPUTをプルダウンする。
上記段階での一フレームの表示において、上記五つの段階以外の他の段階では、当該シフトレジスタユニットは次のフレームの表示が開始するまで上記第4と第5段階のプロセスを繰り返す。
PD1とPD2点はそれぞれ二つのスイッチング薄膜電界効果トランジスタTFTM11とM07を通じて交互に高低電位になり、プルダウントランジスタのオン時間を減少させ、これにより有効的にシフトレジスタの使用寿命を延長させることができる。
<例2>
図5に示すのは、本発明の実施例のシフトレジスタユニットのもう一つの実現形態の模式図である。
図5に示すように、本発明の実施例のシフトレジスタユニットは、
TFTM15とM16を有する第1組のTFTと、
TFTM4とM2を有する第2組のTFTと、を有し、
この二組のTFTはそれぞれ第1ノードPD1と第2ノードPD2に対応し、ノードPD1とPD2が交互に高電位になったとき、第1組のTFTと第2組のTFTが交互に導通になる。いずれの一組のTFTが導通になったときも、PUノードとOUTPUTノードの電位をプルダウンすることができる。
さらに、上記のシフトレジスタユニットにおいて、M11とM12からなる第1のノード電圧制御サブモジュールと、M5とM10からなる第2のノード電圧制御サブモジュールと、をさらに有する。ノードPD2の電位はTFTM5によって制御され、ノードPD1の電位はTFTM12によって制御され、CLK信号が高電位のときに、M5は導通になり、CLK信号をPD2に出力する。CLKB信号が高電位のときに、M12は導通になり、CLK信号をPD1に出力する。
同時に、その中の一つのノードが高電位であるときに、別個に設置されたTFTによりもう一つのノードの電位をプルダウンし、具体的には、図5に示すようにM5のゲート電極とソース電極がCLKを受け付けるため、CLKが高電位のときにPD2は高電位になり、M10の導通はPD1の電位をプルダウンし、逆に、CLKBが高電位のときにPD1は高電位になり、M11の導通はPD2の電位をプルダウンする。
したがって、CLKBとCLKが交互に高電位になるとき、PD1とPD2は対応して交互に高電位になる。
図5に示す回路構造において、関連ユニットをさらに有し、当該関連ユニットは、M6とM14とを有し、そのゲート電極はPUに接続され、ドレイン電極はいずれもVSSを受け付け、ソース電極はそれぞれPD2とPD1に接続され、PUが高電位のときに導通になり、それぞれ低電位信号VSSをPD2とPD1に出力する。
図5に示す回路構造において、リセットユニットは以下のTFT:M7と、M8と,M9とM13と、を有する。ただし、リセット信号端RESETに高電位信号が入力されたときに、M7、M8,M9及びM13は導通になり、そのうちM7の導通はPUノードをプルダウンし、M9の導通はOUTPUTノードをプルダウンする。
M8とM13の導通は、CLK信号をPD1に入力し、CLKB信号をPD2に入力し、CLKBとCLKのいずれかは必ず高電位であるため、TFTM4及びM2が導通になるか、又はTFTM15及びM16が導通になるかのどちらかであり、よってPUとOUTPUTのプルダウンに補助する。
図5に示すシフトレジスタユニットの動作プロセスは図3に示す構造とほとんど同一であるため、ここでは詳しく説明しないこととする。
<例3>
図6に示すのは、本発明の実施例のシフトレジスタユニットのもう一つの実現形態の模式図である。
図6に示すように、本発明の実施例のシフトレジスタユニットは、
TFTM17とM18を有する第1組のTFTと、
TFTM10とM11を有する第2組のTFTと、を有し、
この二組のTFTはそれぞれノードPD1とPD2に対応し、ノードPD1とPD2が交互に高電位になったとき、第1組のTFTと第2組のTFTが交互に導通になる。いずれの一組のTFTが導通になったときも、PUノードとOUTPUTノードの電位をプルダウンすることができる。
そして、ノードPD1の電位はTFTM14とM7によって制御され、ノードPD2の電位はTFTM5とM9によって制御され、CLK信号が高電位のときに、M14は導通になり、よってM7は導通になり、M7によってCLK信号はPD1に出力され、CLKB信号が高電位のときに、M9は導通になり、よってM5は導通になり、M5によってCLKB信号はPD2に出力される。
同時に、その中の一つのノードが高電位であるときに、別個に設置されたTFTによりもう一つのノードの電位をプルダウンし、具体的には、図6に示すようにM7のソース電極がCLKを受け付けるため、CLKが高電位のときにPD1は高電位になり、M20の導通はPD2の電位をプルダウンし、逆に、CLKBが高電位のときにPD2は高電位になり、M19の導通はPD1の電位をプルダウンする。
したがって、CLKとCLKBが交互に高電位になるときには、PD1とPD2が交互に高電位になる。
図6に示す回路構造において、関連ユニットをさらに有し、M6と、M8と、M15と、M16と、を有し、
M6とM16は、そのゲート電極はPUに接続され、ソース電極はそれぞれPD2とPD1に接続され、ドレイン電極は低電位信号VSSに接続される。M8とM15のゲート電極はいずれもPUに接続され、これらのソース電極はそれぞれPD_CN2とPD_CN1に接続され、ドレイン電極が低電位信号VSSに接続される。
PUが高電位のときにM6及びM16がいずれも導通になり、低電位信号VSSはM6とM16を通じてそれぞれPD2とPD1に出力され、PD2とPD1を低電位にさせる。同時にノードPUを高電位にプルアップするときに、M8とM15を導通にし、低電位信号VSSをTFTM5とM7のゲート電極に出力し、TFTM5とM7をオフにし、CLK及びCLKBをPD1とPD2に出力できなくさせ、OUTPUTノードが正常に高電位信号を出力することを保証する。
図6に示す回路構造において、リセットユニットは、以下のTFT:M2と、M4と、を有し、ただし、リセット信号端RESETが高電位信号を入力するときに、M2とM4は導通になり、M2の導通はPUノードをプルダウンし、M4の導通はOUTPUTノードをプルダウンする。
図6に示すシフトレジスタの動作プロセスはここでは詳しく説明しないこととする。
以上の説明は、本発明にとって説明的なものであり、限定的なものではなく、当業者は、付属クレームによって限定される趣旨及び範囲を逸脱しないことを前提に多くの修正、変更及び均等化することが可能であり、これらはいずれも本発明の保護範囲内に含まれることを理解する。
M01 薄膜電界効果トランジスタ
M02 薄膜電界効果トランジスタ
M03 薄膜電界効果トランジスタ
M04 薄膜電界効果トランジスタ
M05 薄膜電界効果トランジスタ
M06 薄膜電界効果トランジスタ
M08 薄膜電界効果トランジスタ
M13 薄膜電界効果トランジスタ
M15 薄膜電界効果トランジスタ
M17 薄膜電界効果トランジスタ
PD1 第1ノード
PD2 第2ノード
PU プルアップノード



  1. シフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
    そのドレイン電極が第1信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第1ノードに接続され、ただし、前記第1信号端は第1の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第1の薄膜電界効果トランジスタと、
    そのドレイン電極が前記第1信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第1ノードに接続され、ただし、前記第1信号端は第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第2の薄膜電界効果トランジスタと、
    そのドレイン電極が第2信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第2ノードに接続され、ただし、前記第2信号端は第3の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第3の薄膜電界効果トランジスタと、
    そのドレイン電極が前記第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続され、ただし、前記第2信号端は第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第4の薄膜電界効果トランジスタと、
    前記シフトレジスタユニットがプルダウン段階にあるときに、前記第1ノードと第2ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
    をさらに有するシフトレジスタユニット。

  2. 前記プルアップノードが高電位であるときに、低電位信号を前記第1ノード及び第2ノードに出力する第1の関連ユニットと、をさらに有する請求項1に記載のシフトレジスタユニット。

  3. 前記ノード電圧制御モジュールは、第1のノード電圧制御サブモジュールと、第2のノード電圧制御サブモジュールと、を有し、
    第1のノード電圧制御サブモジュールは、
    そのソース電極とゲート電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第5の薄膜電界効果トランジスタと、
    そのドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第1のクロック制御信号を受け付ける第6の薄膜電界効果トランジスタと、を有し、
    第2のノード電圧制御サブモジュールは、
    そのソース電極とゲート電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第7の薄膜電界効果トランジスタと、
    そのドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第2のクロック制御信号を受け付ける第8の薄膜電界効果トランジスタと、を有し、
    第2のクロック制御信号と第1のクロック制御信号の位相は反対である請求項1に記載のシフトレジスタユニット。

  4. リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第1のリセットユニットと、をさらに有し、前記第1のリセットユニットは、
    ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第9の薄膜電界効果トランジスタと、
    ソース電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続され、ゲート電極が前記リセット信号を受け付ける第10の薄膜電界効果トランジスタと、
    ソース電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続され、ゲート電極が前記リセット信号を受け付ける第11の薄膜電界効果トランジスタと、
    を有する請求項3に記載のシフトレジスタユニット。

  5. 前記ノード電圧制御モジュールは、第3のノード電圧制御サブモジュールと、第4のノード電圧制御サブモジュールと、を有し、
    第3のノード電圧制御サブモジュールは、
    ソース電極とゲート電極が第3のクロック制御信号を受け付け、ドレイン電極が第13の薄膜電界効果トランジスタのゲート電極に接続される第12の薄膜電界効果トランジスタと、
    ソース電極が第3のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第13の薄膜電界効果トランジスタと、
    ドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第3のクロック制御信号を受け付ける第14の薄膜電界効果トランジスタと、を有し、
    第4のノード電圧制御サブモジュールは、
    ソース電極とゲート電極が第4のクロック制御信号を受け付け、ドレイン電極が第16の薄膜電界効果トランジスタのゲート電極に接続される第15の薄膜電界効果トランジスタと、
    ソース電極が第4のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第16の薄膜電界効果トランジスタと、
    ドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第4のクロック制御信号を受け付ける第17の薄膜電界効果トランジスタと、を有し、
    第4のクロック制御信号と第3のクロック制御信号の位相は反対である請求項1に記載のシフトレジスタユニット。

  6. 前記プルアップノードが高電位であるときに、前記第13の薄膜電界効果トランジスタと第16の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第1ノードと第2ノードに低電位信号を出力する第2の関連ユニットと、をさらに有する請求項5に記載のシフトレジスタユニット。

  7. リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第2のリセットユニットと、をさらに有し、前記第2のリセットユニットは、
    ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第18の薄膜電界効果トランジスタと、
    ドレイン電極が低電位信号を受け付け、ソース電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第19の薄膜電界効果トランジスタと、
    を有する請求項5に記載のシフトレジスタユニット。

  8. ゲート駆動装置であって、請求項1ないし7のいずれか一項に記載のシフトレジスタユニットを有するゲート駆動装置。

  9. 表示装置であって、請求項8に記載のゲート駆動装置を有する表示装置。

 

 

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