シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置

 

本発明の実施形態は、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置を提供し、有効的に出力信号のドリフト現象を改善して、シフトレジスタの出力の安定性を向上させることができる。本発明の実施形態に係るシフトレジスタは、開始信号入力端、第1のクロック信号入力端及び第2のクロック信号入力端を含むシフトレジスタ入力端と、開始信号及び第1のクロック信号に応答するプリチャージ回路と、前記開始信号のアクティブレベル及び前記第1のクロック信号のアクティブレベルに応答する第1の引き上げ回路と、前記第1のクロック信号の非アクティブレベル及び第2のクロック信号のアクティブレベルに応答する引き下げ回路と、第2の引き上げ回路と、シフトレジスタ出力端とを含む。

 

 

本発明は、表示装置の分野に関し、特に、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置に関する。
現在、表示装置は、軽薄化、高解像度化、狭ベゼル化及び省エネ化方向に向いて発展しているので、より多くのスイッチ素子と、より小さな画素とを有限的な空間内に集合させて表示装置の要求を満たす必要がある。作業手順及び製造コストを増やさないことを目的として、通常は、ゲートドライバオンアレイ(Gate Driver on Array,GOAと略称する)技術を採用して、ゲート駆動ユニットをアレイ基板上に集積して、GOAユニットを形成する。ここで、ゲート駆動技術は、主にシフトレジスタによって、スキャン駆動の目的を実現する。
上記のスキャン駆動を実現する過程において、従来の技術では、図1に示すシフトレジスタ構成を例とすれば、第1の薄膜トランジスタM1′〜第6の薄膜トランジスタM6′及び第1のキャパシタC1′を含み、ここで、上記の薄膜トランジスタは、いずれもP型薄膜トランジスタであり、この薄膜トランジスタのアクティブレベルがローレベルである(薄膜トランジスタのアクティブレベルとは、前記薄膜トランジスタがオンになれる場合に対応するレベルである。P型薄膜トランジスタを例とすれば、ローレベルは、P型薄膜トランジスタがオンになれるように制御するので、P型薄膜トランジスタのアクティブレベルがローレベルであり、ハイレベルは、P型薄膜トランジスタがオフになれるように制御するので、P型薄膜トランジスタの非アクティブレベルがハイレベルである)という問題点が少なくとも存在する。図2に示すように、第1の段階T1において、第1のノードA′にローレベルが入力され、第3のノードC′にハイレベルが入力され、第2の段階T2において、第1のノードA′にハイレベルが入力され、第3のノードC′にハイレベルが入力され、第3の段階T3において、第1のノードA′にローレベルが入力され、第3のノードC′がフローティングになって且つハイレベルを保持し、第4の段階T4において、第1のノードA′がフローティングになって且つローレベルを保持すると共に、第5の薄膜トランジスタM5′がオンになるので、第3のノードC′に残留されるレベルが、第1のノードA′に対して干渉を生じて、上記のシフトレジスタが電圧を引き上げる時にドリフト現象が生じるように第6の薄膜トランジスタM6′のオン状態に影響して、出力信号が不安定になってしまい、シフトレジスタの動作信頼性に影響を与える。
本発明の実施態様は、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置を提供し、効率的に出力信号ドリフト現象を改善して、シフトレジスタの動作安定性を向上させることができる。
上記の技術的問題を解決するために、本発明の実施態様は、以下のような技術的解決策を採用する。
シフトレジスタは、
開始信号入力端、第1のクロック信号入力端及び第2のクロック信号入力端を含むシフトレジスタ入力端と、
開始信号及び第1のクロック信号に応答して、第1の導通レベル及び第2の導通レベルを出力するプリチャージ回路と、
前記第1の導通レベルの制御下で、前記開始信号のアクティブレベル及び前記第1のクロック信号のアクティブレベルに応答して、ハイレベルを出力する第1の引き上げ回路と、
前記第2の導通レベルの制御下で、前記開始信号の非アクティブレベル、前記第1のクロック信号の非アクティブレベル及び第2のクロック信号のアクティブレベルに応答して、ローレベルを出力する引き下げ回路と、
前記第2の導通レベルが非アクティブレベルである場合に、ハイレベルを出力する第2の引き上げ回路と、
前記第1の引き上げ回路の出力端と、前記引き下げ回路の出力端と、前記第2の引き上げ回路の出力端とにそれぞれ接続されており、レベル信号を出力するシフトレジスタ出力端と
を備える。
さらに、前記第2の引き上げ回路は、反転回路と、引き上げサブ回路とを含み、
前記反転回路は、前記第2の導通レベルがアクティブレベルである場合に、ハイレベルを出力し、前記第2の導通レベルが非アクティブレベルである場合に、ローレベルを出力し、
前記引き上げサブ回路は、前記反転回路から出力されるローレベルに応答して、ハイレベルを出力する。
さらに、前記プリチャージ回路は、第1の薄膜トランジスタと、第2の薄膜トランジスタと、第1のノードと、第2のノードと、第1のキャパシタとを含み、
前記第1の薄膜トランジスタは、ゲートが前記第1のクロック信号入力端に接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第2のノードに接続されており、
前記第2の薄膜トランジスタは、ゲートが前記第2のノードに接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第1のノードに接続されており、
前記第1のノードは、前記プリチャージ回路の前記第1の導通レベルを出力するために用いられ、
前記第2のノードは、前記プリチャージ回路の前記第2の導通レベルを出力するために用いられ、
前記第1のキャパシタは、一端が前記第2のノードに接続されており、他端が前記シフトレジスタ出力端に接続されている。
さらに、前記第1の引き上げ回路は、第3の薄膜トランジスタを含み、
前記第3の薄膜トランジスタは、ゲートが前記第1のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている。
さらに、前記引き下げ回路は、第4の薄膜トランジスタを含み、
前記第4の薄膜トランジスタは、ゲートが前記第2のノードに接続されており、ソースが前記第2のクロック信号入力端に接続されており、ドレーンが前記シフトレジスタ出力端に接続されている。
さらに、前記反転回路は、第5の薄膜トランジスタと、第6の薄膜トランジスタと、第7の薄膜トランジスタと、第3のノードとを含み、
前記第5の薄膜トランジスタは、ゲートが前記第2のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記第3のノードに接続されており、
前記第6の薄膜トランジスタは、ゲートが前記第7の薄膜トランジスタのソースに接続されており、ソースがローレベルに接続されており、ドレーンが前記第3のノードに接続されており、
前記第7の薄膜トランジスタは、ゲートがローレベルに接続されており、ソースが前記第6の薄膜トランジスタのゲートに接続されており、ドレーンがローレベルに接続されており、
前記第3のノードは、前記反転回路の出力端である。
さらに、前記引き上げサブ回路は、第8の薄膜トランジスタを含み、
前記第8の薄膜トランジスタは、ゲートが前記第3のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている。
ゲート駆動回路は、上記のようなシフトレジスタを含む。
アレイ基板は、上記のようなゲート駆動回路を含む。
表示装置は、上記のようなアレイ基板を含む。
本発明の実施態様は、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置を提供し、複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、シフトレジスタの動作安定性を向上させることができる。
本発明の実施形態又は従来技術における技術的解決策を、更に明確にするために、以下、実施形態又は従来技術の説明に必要な図面を簡単に説明する。当然ながら、以下に説明する図面は、本発明の実施形態の一部に過ぎず、当業者は、創造的な労力なしに、これらの図面から他の図面を得ることもできる。
従来技術のシフトレジスタの回路の模式図である。 従来技術のシフトレジスタのタイミングチャートである。 本発明の実施形態のシフトレジスタの構造のブロック図である。 本発明の実施形態のシフトレジスタの回路の模式図である。 本発明の実施形態のシフトレジスタのタイミングチャートである。 本発明の実施形態のゲート駆動回路の構造の模式図である。 本発明の実施形態のゲート駆動回路のタイミングチャートである。
以下、本発明の実施形態の図面を参照して、本発明の実施形態の技術的解決策を明確かつ完全に説明する。当然ながら、記載される実施形態は、実施形態の全てではなく、実施形態の一部に過ぎない。本発明における実施形態に基づいて、当業者が創造的な労力なしに得られる他の実施形態の全ては、本発明の保護の範囲に含まれる。
図3に示すように、本発明の実施形態は、シフトレジスタを提供し、このシフトレジスタは、シフトレジスタ入力端と、プリチャージ回路1と、第1の引き上げ回路2と、引き下げ回路3と、第2の引き上げ回路4と、シフトレジスタ出力端6とを含み、シフトレジスタ入力端は、開始信号入力端51と、第1のクロック信号入力端52と、第2のクロック信号入力端53とを含む。
プリチャージ回路1は、開始信号STV及び第1のクロック信号CLKに応答して、第1の導通レベルV1及び第2の導通レベルV2を出力し、ここで、第1の導通レベルV1と第2の導通レベルV2は共に開始信号STV及び第1のクロック信号CLKに応答するが、第1の導通レベルV1と第2の導通レベルV2とは、第1の導通レベルV1が第1の引き上げ回路2の制御に用いられ、第2の導通レベルV2が第2の引き下げ回路3及び第2の引き上げ回路4の制御に用いられるという違いが存在することに留意されたい。
第1の引き上げ回路2は、第1の導通レベルV1の制御下で、開始信号STVのアクティブレベル及び第1のクロック信号CLKのアクティブレベルに応答して、ハイレベルを出力する。
引き下げ回路3は、第2の導通レベルV2の制御下で、開始信号STVの非アクティブレベルと、第1のクロック信号CLKの非アクティブレベルと、第2のクロック信号CLKBのアクティブレベルとに応答して、ローレベルを出力する。
第2の引き上げ回路4は、第2の導通レベルV2が非アクティブレベルである場合に、ハイレベルを出力する。
シフトレジスタ出力端6は、前記第1の引き上げ回路2の出力端と、前記引き下げ回路3の出力端と、前記第2の引き上げ回路4とに接続されており、VOUTレベル信号を出力する。
本発明の更なる実施形態としては、前記第2の引き上げ回路4は、反転回路401及び引き上げサブ回路402を含み、反転回路401は、前記第2の導通レベルV2がアクティブレベルである場合に、ハイレベルを出力し、前記第2の導通レベルV2が非アクティブレベルである場合に、ローレベルを出力し、引き上げサブ回路402は、前記反転回路から出力されるローレベルに応答して、ハイレベルを出力する。
以下、具体的な実施形態を参照して、さらに本発明によるシフトレジスタについて説明する。次の実施形態中の薄膜トランジスタがP型薄膜トランジスタである場合を例とすれば、前記アクティブレベルがローレベルであり、非アクティブレベルがハイレベルである。薄膜トランジスタのアクティブレベルとは、前記薄膜トランジスタがオンされる場合に対応するレベルであることに留意されたい。P型薄膜トランジスタを例とすれば、ローレベルは、P型薄膜トランジスタをオンさせるように制御するので、P型薄膜トランジスタのアクティブレベルがローレベルであり、ハイレベルは、P型薄膜トランジスタをオフさせるように制御するので、P型薄膜トランジスタの非アクティブレベルがハイレベルである。したがって、第1の導通レベルがアクティブレベルであることに対応するのは、第1の導通レベルV1により制御される薄膜トランジスタがオンされる場合であり、第1の導通レベルが非アクティブレベルであることに対応するのは、第1の導通レベルV1により制御される薄膜トランジスタがオフされる場合である。同様的に、第2の導通レベルがアクティブレベルであることに対応するのは、第2の導通レベルV2により制御される薄膜トランジスタがオンされる場合であり、第2の導通レベルが非アクティブレベルであることに対応するのは、第2の導通レベルV2により制御される薄膜トランジスタがオフされる場合である。
図4は、本発明によるシフトレジスタのより詳細な一実施形態を示している。本実施形態において、各スイッチM1〜M8は、いずれもTFT(Thin Film Transistor)である。図4から分かるように、前記プリチャージ回路1は、第1の薄膜トランジスタM1と、第2の薄膜トランジスタM2と、第1のノードAと、第2のノードBと、第1のキャパシタC1とを含み、ここで、第1の薄膜トランジスタM1は、ゲートが第1のクロック信号入力端52に接続されており、第1のクロック信号CLKが入力されるために用いられ、ソースが開始信号入力端51に接続されており、ドレーンが前記第2のノードBに接続されている。第1の薄膜トランジスタM1のソースは、開始信号入力端51に接続されており、開始信号STVが入力されるために用いられることに留意されたい。実際には、第1の薄膜トランジスタM1のソースが対応する前段のシフトレジスタの出力端に接続されており、前段のシフトレジスタから出力されるレベル信号を開始信号としてもよい。第2の薄膜トランジスタM2は、ゲートが前記第2のノードBに接続されており、ソースが開始信号入力端51に接続されており、ドレーンが前記第1のノードAに接続されている。第1のノードAは、前記プリチャージ回路の第1の導通レベルV1を出力するために用いられる。第2のノードBは、前記プリチャージ回路の第2の導通レベルV2を出力するために用いられる。第1のキャパシタC1は、一端が前記第2のノードBに接続されており、他端が前記シフトレジスタ出力端6に接続されている。
前記第1の引き上げ回路2は、ゲートが前記第1のノードAに接続されており、ソースがハイレベルVGHに接続されており、ドレーンが前記シフトレジスタ出力端6に接続されている第3の薄膜トランジスタM3を含む。
前記引き下げ回路3は、ゲートが前記第2のノードBに接続されており、ソースが第2のクロック信号入力端53に接続されて第2のクロック信号CLKBが入力され、ドレーンが前記シフトレジスタ出力端6に接続されている第4の薄膜トランジスタM4を含む。
前記反転回路401は、第5の薄膜トランジスタM5と、第6の薄膜トランジスタM6と、第7の薄膜トランジスタM7と、第3のノードCとを含み、第5の薄膜トランジスタM5は、ゲートが前記第2のノードBに接続されており、ソースがハイレベルVGHに接続されており、ドレーンが前記第3のノードCに接続されており、第6の薄膜トランジスタM6は、ゲートが前記第7の薄膜トランジスタM7のソースに接続されており、ソースがローレベルVGLに接続されており、ドレーンが前記第3のノードCに接続されており、第7の薄膜トランジスタM7は、ゲートがローレベルVGLに接続されており、ソースが前記第6の薄膜トランジスタM6のゲートに接続されており、ドレーンがローレベルVGLに接続されており、第3のノードCは、前記反転回路401の出力端である。
前記引き上げサブ回路402は、ゲートが前記第3のノードCに接続されており、ソースがハイレベルVGHに接続されており、ドレーンが前記シフトレジスタ出力端6に接続されている第8の薄膜トランジスタM8を含む。
図5は、本実施形態のシフトレジスタの動作タイミングチャートを示す。上記のシフトレジスタは、差動入力の第1のクロック信号CLK及び第2のクロック信号CLKBの下において動作する。即ち、第1のクロック信号CLK及び第2のクロック信号CLKBは差動入力される。したがって、第1のクロック信号CLKがハイレベルにある場合に、第2のクロック信号CLKBがローレベルにあり、第1のクロック信号CLKがローレベルにある時に、第2のクロック信号CLKBがハイレベルにある。
第1の段階T1において、開始信号STVがローレベルを出力し、第1のクロック信号CLKがローレベルを出力し、第2のクロック信号CLKBがハイレベルを出力する。この時、第1の薄膜トランジスタM1がオンされており、第2のノードBから出力される第2の導通レベルV2がローレベルであり、且つ同時に第1のキャパシタC1に対して充電を行い始め、第2の薄膜トランジスタM2がオンされており、第1のノードAから出力される第1の導通レベルV1がローレベルである。第1のノードAから出力される第1の導通レベルV1がローレベルである場合に、第3の薄膜トランジスタM3がオンされることによって、ハイレベルVGHは、この第3の薄膜トランジスタM3の出力を、ハイレベルを出力するように引き上げ、この時シフトレジスタ出力端6から出力されるVOUTがハイレベルである。第2のノードBから出力される第2の導通レベルV2がローレベルである場合に、第4の薄膜トランジスタM4がオンされており、第2のクロック信号CLKBもハイレベルを出力するので、シフトレジスタ出力端6から出力されるVOUTもハイレベルである。また、第5の薄膜トランジスタM5がオンされており、第6の薄膜トランジスタM6がオフされており、第7の薄膜トランジスタM7がオフされており、第3のノードCがハイレベルを出力して、第8の薄膜トランジスタM8がオフされている。
第2の段階T2において、開始信号STVがハイレベルを出力し、第1のクロック信号CLKがハイレベルを出力し、第2のクロック信号CLKBがローレベルを出力する。この時、第1の薄膜トランジスタM1がオフされると共に、第1のキャパシタC1は、放電が始まり、第1のキャパシタC1の放電過程が終了するまでに、第2のノードBから出力される第2の導通レベルV2がローレベルを維持する。実際には、第1のキャパシタC1の放電過程は、次回の充電過程を始めるまで続き、したがって、第2のノードBから出力される第2の導電レベルV2にとって、第2の段階T2においてローレベルの出力を維持する。第2のノードBから出力される第2の導通レベルV2がローレベルである場合に、第2の薄膜トランジスタM2がオンされており、第1のノードAから出力される第1の導通レベルV1がハイレベルである。第1のノードAから出力される第1の導通レベルV1がハイレベルである場合に、第3の薄膜トランジスタM3がオフされる。第2のノードBから出力される第2の導通レベルV2がローレベルである場合に、第5の薄膜トランジスタM5がオンされており、第6の薄膜トランジスタM6がオフされており、第7の薄膜トランジスタM7がオフされており、第3のノードCがハイレベルを出力し、第8の薄膜トランジスタM8がオフされている。また、第2のノードBから出力される第2の導通レベルV2がローレベルである場合に、第4の薄膜トランジスタM4がオンされることによって、第2のクロック信号CLKBは、この第4の薄膜トランジスタM4の出力を、ローレベルを出力するように引き下げるので、シフトレジスタ出力端6から出力されるVOUTがローレベルである。
第3の段階T3において、開始信号STVがハイレベルを出力し、第1のクロック信号CLKがローレベルを出力し、第2のクロック信号CLKBがハイレベルを出力する。この時、第1の薄膜トランジスタM1がオンされており、第2のノードBから出力される第2の導通レベルV2がハイレベルであると共に、第1のキャパシタC1に対して充電を行い始め、第2の薄膜トランジスタM2がオフされており、この時、第1のノードAがフローティングノードになっている。フローティングノードとは、このノードの状態が現在のタイミングの入力電圧により制御されてなく、直前のタイミングでこのノードに残留された電圧により制御されるものである。したがって、第1のノードAがフローティングノードであり、残留して出力される第1の導通レベルV1がそのままハイレベルである。第1のノードAから出力される第1の導通レベルV1がハイレベルである場合に、第3の薄膜トランジスタM3がオフされている。第2のノードBから出力される第2の導通レベルV2がハイレベルである場合に、第4の薄膜トランジスタM4がオフされており、第5の薄膜トランジスタM5がオフされており、第6の薄膜トランジスタM6がオンされており、第7の薄膜トランジスタM7がオンされており、第3のノードCがローレベルを出力し、第8の薄膜トランジスタM8がオンされることによって、ハイレベルVGHは、この第8の薄膜トランジスタM8の出力を、ハイレベルを出力するように引き上げ、この時シフトレジスタ出力端6から出力されるVOUTがハイレベルである。
第4の段階T4において、開始信号STVがハイレベルを出力し、第1のクロック信号CLKがハイレベルを出力し、第2のクロック信号CLKBがローレベルを出力する。この時、第1の薄膜トランジスタM1がオフされると共に、第1のキャパシタC1は、放電が始まり、第1のキャパシタC1の放電過程が終了するまでに、第2のノードBから出力される第2の導通レベルV2がハイレベルであるように維持する。実際には、第1のキャパシタC1の放電過程は、次回の充電過程を始めるまで続き、したがって、第2のノードBから出力される第2の導電レベルV2にとって、第4の段階T4においてハイレベルの出力を維持する。第2のノードBから出力される第2の導通レベルV2がハイレベルである場合に、第2の薄膜トランジスタM2がオフされており、この時、第1のノードAがそのままフローティングノードである。したがって、第1のノードAがフローティングノードであり、残留して出力される第1の導電レベルV1がそのままハイレベルである。第1のノードAから出力される第1の導通レベルV1がハイレベルである場合に、第3の薄膜トランジスタM3がオフされている。第2のノードBから出力される第2の導通レベルV2がハイレベルである場合に、第4の薄膜トランジスタM4がオフされており、第5の薄膜トランジスタM5がオフされており、第6の薄膜トランジスタM6がオンされており、第7の薄膜トランジスタM7がオンされており、第3のノードCがローレベルを出力し、第8の薄膜トランジスタM8がオンされることによって、ハイレベルVGHは、第8の薄膜トランジスタM4の出力を、ハイレベルを出力するように引き上げ、この時シフトレジスタ出力端6から出力されるVOUTがハイレベルである。
以上の通り、本発明のより詳細な一実施形態において、前記シフトレジスタの第2のノードBは、第4の段階T4タイミングから常にハイレベルである第2の導通レベルV2を出力して、第5の薄膜トランジスタM5をオフさせ、第6の薄膜トランジスタM6をオンさせ、第7の薄膜トランジスタM7をオンさせ、第8の薄膜トランジスタM8をさせるようにして、引き上げを実行し、それによってシフトレジスタ出力端6がハイレベルのVOUTを出力する。それにより、複数のフローティングノードが互いに干渉して出力信号に影響することを根絶し、シフトレジスタの動作安定性を向上させる。
なお、図5に示すように、上記の解析過程によって、第1の段階T1〜第4の段階T4において第1のノードAから出力される第1の導通レベルV1と第2のノードBから出力される第2の導通レベルV2のレベルの変化状況が得られる。
なお、以下の点に留意されたい。続く時間周期において、即ち第4の段階T4タイミングの後の時間帯内において、第2のノードBから出力される第2の導通レベルV2が常にハイレベルであり(ここで、第1のキャパシタC1の第2のノードBに対する充電過程及び放電過程が含まれる)、第5の薄膜トランジスタM5がオフされ、第6の薄膜トランジスタM6がオンされ、第7の薄膜トランジスタM7がオンされ、第8の薄膜トランジスタM8がオンされるようにして、シフトレジスタ出力端6の出力レベルを引き上げて、ハイレベルのVOUTを出力させ、したがって、シフトレジスタ出力端6から出力されるハイレベルのVOUTの安定性を保証した。
したがって、T1〜T4タイミングが一つの完全な信号変化周期であることは、上記の解析過程から分かる。しかし、T4タイミングの後、第1のクロック信号CLK及び第2のクロック信号CLKBがどのように変化しても、開始信号STVがローレベルを入力しない限り、シフトレジスタ出力端6から出力されるVOUTはハイレベルを維持する。ただし、開始信号STVが再びローレベルを入力する時に、本発明の実施形態によるシフトレジスタは、上記の第1の段階T1〜第4の段階T4の動作シーケンス変化周期を繰り返す。
本発明の実施形態は、シフトレジスタを提供し、複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、シフトレジスタの出力安定性を向上させることができる。
なお、本発明の実施形態は、さらにゲート駆動回路を提供し、このゲート駆動回路は、上記の実施形態によるシフトレジスタを含む。図6に示すように、前記ゲート駆動回路は、第1のシフトレジスタ、第2のシフトレジスタ、第3のシフトレジスタ、第4のシフトレジスタ、…、第nのシフトレジスタである多段のシフトレジスタを含み、ここで、各段のシフトレジスタはカスケード接続されており、それぞれVOUT1、VOUT2、VOUT3、VOUT4、…、VOUTnを出力して、スキャン信号を生成するために用いられる。各段のシフトレジスタは、第1のクロック信号CLK、第2のクロック信号CLKB、開始信号が入力され、スキャン信号を出力する。ここで、第1のシフトレジスタは、開始信号STVが入力され、他のシフトレジスタは、開始信号として対応する前段のシフトレジスタから出力されるスキャン信号が入力される。各段のシフトレジスタユニット回路は、すべて上記の回路構造のシフトレジスタを用いる。
なお、以下の点に留意されたい。第1のシフトレジスタを除く他のいずれかのシフトレジスタにとって、当該いずれかのシフトレジスタにおいて、プリチャージ回路の第1の薄膜トランジスタM1のソース及び第2の薄膜トランジスタM2のソースは、それ以上に開始信号STVが入力されなく、当該いずれかのシフトレジスタの前段のシフトレジスタの出力端から出力されるVOUT波形が入力され、他の部分の構造が変わらない。したがって、動作原理及び回路構造は、上記の実施形態のシフトレジスタと同一であるので、ここでは説明を省略する。
このゲート駆動回路の動作過程は、以下のように説明される。
初段にある第1のシフトレジスタは、開始信号STV、第1のクロック信号CLK及び第2のクロック信号CLKBが入力され、第1のスキャン信号VOUT1を出力し、第2の段にある第2のシフトレジスタは、開始信号とする第1のスキャン信号VOUT1、第1のクロック信号CLK及び第2のクロック信号CLKBが入力され、第2のスキャン信号VOUT2を出力し、類推して、第nの段にある第nのシフトレジスタまで、第nのスキャン信号VOUTnを出力する。
図7に示すように、前記ゲート駆動電極は、第1のクロック信号CLK及び第2のクロック信号CLKBの制御下で、トップダウンのように1行ごとに、第1のスキャン信号VOUT1、第2のスキャン信号VOUT2、…、第nのスキャン信号VOUTnを出力する。
本発明の実施形態は、ゲート駆動回路を提供し、このゲート駆動回路に含まれるシフトレジスタの複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、ゲート駆動回路の動作安定性を向上させることができる。
なお、本発明の実施形態は、さらにアレイ基板を提供し、このアレイ基板は、上記の実施形態におけるゲート駆動回路を含む。ここで、ゲート駆動回路の部分は、上記の実施形態と同一であるので、ここでは説明を省略する。なお、アレイ基板の他の部分の構造は、従来技術を参考にしてもよく、これについては詳しく説明しない。
本発明の実施形態は、アレイ基板を提供し、このアレイ基板に含まれるシフトレジスタの複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、アレイ基板の動作安定性を向上させることができる。
なお、本発明の実施形態は、さらに表示装置を提供し、この表示装置は、上記の実施形態におけるアレイ基板を含む。ここで、アレイ基板の部分は、上記の実施形態と同一であるので、ここでは説明を省略する。なお、表示装置の他の部分の構造は、従来技術を参考にしてもよく、これについては詳しく説明しない。
本発明の実施形態は、表示装置を提供し、この表示装置に含まれるシフトレジスタの複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、表示装置の動作安定性を向上させることができる。
以上に記載した内容は、本発明の具体的な実施の形態に過ぎず、本発明の保護の範囲は、これに限定されるものではなく、本発明により開示される技術範囲内で当業者が容易に想到できる変更や交換は、全て本発明の保護の範囲内に含まれる。したがって、本発明の保護の範囲は、特許請求の範囲の保護の範囲によって定まる。
1 プリチャージ回路
2 第1の引き上げ回路
3 引き下げ回路
4 第2の引き上げ回路
51 開始信号入力端
52 第1のクロック信号入力端
53 第2のクロック信号入力端
6 シフトレジスタ出力端



  1. シフトレジスタであって、
    開始信号入力端、第1のクロック信号入力端及び第2のクロック信号入力端を含むシフトレジスタ入力端と、
    開始信号及び第1のクロック信号に応答して、第1の導通レベル及び第2の導通レベルを出力するプリチャージ回路と、
    前記第1の導通レベルの制御下で、前記開始信号のアクティブレベル及び前記第1のクロック信号のアクティブレベルに応答して、ハイレベルを出力する第1の引き上げ回路と、
    前記第2の導通レベルの制御下で、前記開始信号の非アクティブレベル、前記第1のクロック信号の非アクティブレベル及び第2のクロック信号のアクティブレベルに応答して、ローレベルを出力する引き下げ回路と、
    前記第2の導通レベルが非アクティブレベルである場合に、ハイレベルを出力する第2の引き上げ回路と、
    前記第1の引き上げ回路の出力端と、前記引き下げ回路の出力端と、前記第2の引き上げ回路の出力端とにそれぞれ接続されており、レベル信号を出力するシフトレジスタ出力端と
    を備えるシフトレジスタ。

  2. 前記第2の引き上げ回路は、反転回路と、引き上げサブ回路とを含み、
    前記反転回路は、前記第2の導通レベルがアクティブレベルである場合に、ハイレベルを出力し、前記第2の導通レベルが非アクティブレベルである場合に、ローレベルを出力し、
    前記引き上げサブ回路は、前記反転回路から出力されるローレベルに応答して、ハイレベルを出力する請求項1に記載のシフトレジスタ。

  3. 前記プリチャージ回路は、第1の薄膜トランジスタと、第2の薄膜トランジスタと、第1のノードと、第2のノードと、第1のキャパシタとを含み、
    前記第1の薄膜トランジスタは、ゲートが前記第1のクロック信号入力端に接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第2のノードに接続されており、
    前記第2の薄膜トランジスタは、ゲートが前記第2のノードに接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第1のノードに接続されており、
    前記第1のノードは、前記プリチャージ回路の前記第1の導通レベルを出力するために用いられ、
    前記第2のノードは、前記プリチャージ回路の前記第2の導通レベルを出力するために用いられ、
    前記第1のキャパシタは、一端が前記第2のノードに接続されており、他端が前記シフトレジスタ出力端に接続されている請求項1に記載のシフトレジスタ。

  4. 前記第1の引き上げ回路は、第3の薄膜トランジスタを含み、
    前記第3の薄膜トランジスタは、ゲートが第1のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている請求項1に記載のシフトレジスタ。

  5. 前記引き下げ回路は、第4の薄膜トランジスタを含み、
    前記第4の薄膜トランジスタは、ゲートが第2のノードに接続されており、ソースが前記第2のクロック信号入力端に接続されており、ドレーンが前記シフトレジスタ出力端に接続されている請求項1に記載のシフトレジスタ。

  6. 前記反転回路は、第5の薄膜トランジスタと、第6の薄膜トランジスタと、第7の薄膜トランジスタと、第3のノードとを含み、
    前記第5の薄膜トランジスタは、ゲートが第2のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記第3のノードに接続されており、
    前記第6の薄膜トランジスタは、ゲートが前記第7の薄膜トランジスタのソースに接続されており、ソースがローレベルに接続されており、ドレーンが前記第3のノードに接続されており、
    前記第7の薄膜トランジスタは、ゲートがローレベルに接続されており、ソースが前記第6の薄膜トランジスタのゲートに接続されており、ドレーンがローレベルに接続されており、
    前記第3のノードは、前記反転回路の出力端である請求項2に記載のシフトレジスタ。

  7. 前記引き上げサブ回路は、第8の薄膜トランジスタを含み、
    前記第8の薄膜トランジスタは、ゲートが前記第3のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている請求項6に記載のシフトレジスタ。

  8. ゲート駆動回路であって、
    請求項1ないし7のいずれか1項に記載のシフトレジスタを含むゲート駆動回路。

  9. アレイ基板であって、
    請求項8に記載のゲート駆動回路を含むアレイ基板。

  10. 表示装置であって、
    請求項9に記載のアレイ基板を含む表示装置。

 

 

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