半導体集積回路のモノリシック3次元集積化

著者らは特許

B82Y10/00 - 情報処理,情報記憶または情報伝送のためのナノテクノロジー,例.量子コンピューティングまたは単電子論理回路
B82Y99/00 - このサブクラスの他のグループに分類されない主題事項
H01L - 半導体装置,他に属さない電気的固体装置(測定のための半導体装置の使用G01;抵抗一般H01C;磁石,インダクタ,トランスH01F;コンデンサー一般H01G;電解装置H01G9/00;電池,蓄電池H01M;導波管,導波管の共振器または線路H01P;電線接続器,集電装置H01R;誘導放出装置H01S;電気機械共振器H03H;スピーカー,マイクロフォン,蓄音機ピックアップまたは類似の音響電気機械変換器H04R;電気的光源一般H05B;印刷回路,ハイブリッド回路,電気装置の箱体または構造的細部,電気部品の組立体の製造H05K;特別な応用をする回路への半導体装置の使用は,応用サブクラスを参照)
H01L21/762 - 誘電体領域
H01L21/8234 - MIS技術
H01L21/8238 - 相補型電界効果トランジスタ,例.CMOS
H01L21/84 - 基板が半導体本外以外のもの,例.絶縁体本外のもの
H01L23/48 - 動作中の固体本体からまたは固体本体へ電流を導く装置,例.リードまたは端子装置
H01L27/06 - 複数の個々の構成部品を反復しない形で含むもの
H01L27/088 - 構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
H01L27/092 - 相補型MIS電界効果トランジスタ
H01L29/06 - 半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H01L29/66 - 半導体装置の型
H01L29/775 - 一次元電荷担体ガスチャンネルをもつもの,例.量子線FET

の所有者の特許 JP2016517625:

クゥアルコム・インコーポレイテッドQualcomm Incorporated

 

様々なCMOSトランジスタおよびナノワイヤトランジスタを互いに接続するための階層間ビア、階層内ビア、およびメタル層を有する、CMOSトランジスタの最下階層上に形成された最上階層ナノワイヤトランジスタを備える3次元集積回路。最上階層は、最初、第1のウエハ上の軽度にドープされた領域として開始し、その領域の上に酸化物層が形成されている。水素イオン注入は開裂界面を形成する。第1のウエハは、裏返され、CMOSデバイスを有する第2のウエハに酸化接合され、開裂界面は、軽度にドープされた領域の一部が最下階層に結合されたままとなるように熱活性化される。ナノワイヤトランジスタは最上階層層内に形成される。最上階層ナノワイヤトランジスタのためのソースおよびドレインは、エピタキシャル成長中にその場(in-situ)でドープすることによって形成される。酸化接合の後、残りのプロセスステップは、金属インターコネクトにダメージを与えないように低い温度で行われる。

 

 

[0001] 本発明は、超小型電子加工技術に関し、具体的には、半導体デバイスのモノリシック3次元集積化に関する。
[0002] 主にスケーリングによって、過去40年にわたり集積回路(IC)の機能性および性能は劇的に増加してきており、このスケーリングでは、歴代の各技術でIC内の部品サイズが小型化(スケーリング)されてきた。スケーリングにより、多くの場合トランジスタ性能および密度は改善するが、これらトランジスタを互いに接続する配線(インターコネクト(interconnect))は性能を低下させる。配線は、ICの性能、機能性、および電力消費を左右することが多い。
[0003] 半導体チップ(ダイ)の一連の3D(3次元)集積化は、配線性能に取り組む際の1つの手段である。2次元ではなく3次元でトランジスタを配列することで、ICトランジスタを互いのより近くに配置することができる。これは、配線長を短縮し、信号遅延を減らす。しかしながら、3D集積化チップの実用的な実装には多くの障害が存在する。1つのそのような障害は、配線レベルが低い温度(450度よりも低い)で形成されるのに対し、ICにおけるトランジスタ形成が通常高い温度(約700度よりも高い)を必要とすることである。銅およびアルミニウムの配線レベルは、約500度よりも高い温度に曝されるとダメージを受けうる。そのため、3D集積化ICの製造は、いくつかの挑戦をもたらす。
[0004] 本発明の実施形態は、半導体集積回路の3次元集積化のためのシステムおよび方法に向けられる。
[0005] ある実施形態では、方法は、熱開裂(thermal cleavage)を容易にするためにイオンを第1の半導体ウエハに注入することと、第1の半導体ウエハを第2の半導体ウエハに酸化接合することとを含む。第1の半導体ウエハは、第1の半導体ウエハの一部が第2の半導体ウエハに酸化接合されたままとなるように熱開裂を引き起こすために450度以下の温度に加熱される。第2の半導体ウエハに酸化接合された第1の半導体ウエハの一部における複数のナノワイヤトランジスタのためのソースおよびドレインは、450度以下の温度でエピタキシャル成長中にその場(in-situ)でドープすることで形成される。
[0006] 別の実施形態では、装置は、シリコン基板と、このシリコン基板に酸化接合された最上階層(top tier)とを含み、最上階層は複数のナノワイヤトランジスタを備え、複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、ソースおよびドレインのものよりも低いドーピング濃度(doping concentration)を有するチャネルとを備える。
[0007] 別の実施形態では、装置は、シリコン基板と、このシリコン基板上に形成された最下階層(bottom tier)、前記最下階層は複数のトランジスタを含む、と、最下階層に酸化接合された最上階層、前記最上階層は複数のナノワイヤトランジスタを備え、ここにおいて、複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、ソースおよびドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、および、接続するための手段、前記接続するための手段は、最下階層における複数のトランジスタのうちの少なくとも1つのトランジスタを、最上階層における複数のナノワイヤトランジスタの少なくとも1つのナノワイヤトランジスタに接続するためのものである、と、を含む。
[0008] 別の実施形態では、方法は、イオンを注入するための手段、前記イオンを注入するための手段は、第1の半導体ウエハにおいて熱開裂を容易にするためのものである、と、接合するための手段、前記接合するための手段は、第1の半導体ウエハを第2の半導体ウエハに酸化接合するためのものであり、第2の半導体ウエハは、トランジスタの最下階層を備える、と、加熱するための手段、前記加熱するための手段は、第1の半導体ウエハの一部が最下階層に酸化接合されたままになるように熱開裂を引き起こすために450度以下の温度に第1の半導体ウエハを加熱するためのものである、と、ドープするための手段、前記ドープするための手段は、最下階層に酸化接合された第1の半導体ウエハの一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために450度以下の温度でエピタキシャル成長中にその場でドープするためのものである、と、を含む。
[0009] 添付の図面は、本発明の実施形態の説明を助けるために提示され、これら実施形態の限定としてではなくその例示のためだけに提供される。
図1は、ある実施形態に係る様々なタイプのナノワイヤトランジスタを例示する。 図2Aは、ある実施形態に係る、プロセスフローにおける様々な構造およびステップを例示する。 図2Bは、ある実施形態に係る、プロセスフローにおける様々な構造およびステップを例示する。 図3は、ある実施形態に係る、プロセスフローにおける様々なステップを例示する。 図4は、実施形態が応用されうるワイヤレス通信システムを例示する。
[0014] 本発明の態様は、本発明の特定の実施形態に向けられた以下の説明および関連の図面で開示される。代替的な実施形態が、本発明の適用範囲(scope)から逸脱することなく考案されうる。追加的に、本発明の周知の要素は、本発明に関連性のある詳細を曖昧にしないために、詳細には説明されないかまたは省略されるだろう。
[0015] 「例示的(な)」という単語は、本明細書では、「実例、事例、または例示としての役割を果たす」という意味で使用される。「例示的(な)」として本明細書で説明される任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたはそれよりも有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、説明される特徴、利点、または動作モードを含むことを必要とするわけではない。
[0016] 本明細書で使用される専門用語は、特定の実施形態を説明するためのものにすぎず、本発明の実施形態を制限することは意図されていない。本明細書で使用される場合、単数形「a」、「an」、および「the」は、別途内容から明らかに示されていない限り、複数形もまた包含することが意図される。「備える」、「備えている」、「含む」、および/または「含んでいる」という用語は、本明細書で使用される場合、示される特徴、整数、ステップ、動作、要素、および/または構成要素の存在を特定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を妨げないことはさらに理解されるだろう。
[0017] さらに、多くの実施形態は、例えば、コンピューティングデバイスの要素によって行われるべき一連の動作(sequences of actions)の観点から説明される。特定の回路(例えば、特定用途集積回路(ASIC))、プログラム命令を実行する1つまたは複数のプロセッサ、または両者の組み合わせが、本明細書で説明される様々な動作を行いうることは認識されるだろう。追加的に、本明細書で説明されるこれら一連の動作は、実行に応じて関連プロセッサに本明細書で説明される機能を行わせるだろう対応するセットのコンピュータ命令を格納しているあらゆる形式のコンピュータ可読記憶媒体内で完全に具現化されるものと考えられうる。ゆえに、本発明の様々な態様は、多数の異なる形式で具現化されることができ、それらはすべて、請求される主題の適用範囲内にあるものと予想されている。加えて、本明細書で説明される実施形態の各々について、そのようなあらゆる実施形態の対応する形式が、例えば、説明される動作を行う「ように構成された論理」として本明細書で説明されうる。
[0018] 実施形態は、能動CMOS(Complimentary Metal Oxide Semiconductor)デバイスの最下層に相接して形成された、ナノワイヤトランジスタの1つまたは複数の最上能動層を備える。最上層は最上階層とも呼ばれ得、最下層は最下階層とも呼ばれうる。組み立て最終段階において、最下層または階層は、それが上に形成されるウエハ基板に相接しており、最上層または階層との関係でウエハ基板に最も近い。
[0019] ナノワイヤトランジスタはジャンクションレストランジスタである。図1を参照すると、ソース−チャネル−ドレイン領域102、ゲート104、および、ゲート104とソース−チャネル−ドレイン領域102との間に配設された絶縁体106を備える簡略化された透視図100が例示されている。絶縁体106はHigh−K誘電体でありうる。この構造は、絶縁体膜108上に集積化されて示される。ソース−チャネル−ドレイン領域102がどのようにドープされるかに依存して、様々なタイプのナノワイヤトランジスタが実現されうる:pチャネル電界ピンチナノワイヤトランジスタ(p-channel field pinched nanowire transistor)110、nチャネル電界ピンチナノワイヤトランジスタ(n-channel field pinched nanowire transistor)112、n型反転チャネルナノワイヤトランジスタ(n-type inversion channel nanowire transistor)114、およびp型反転チャネルナノワイヤトランジスタ(p-type inversion channel nanowire transistor)116。これらナノワイヤトランジスタの各々のための半導体材料はシリコン(Si)であり得、ゲートは金属またはポリシリコンでありうる。
[0020] ナノワイヤトランジスタ110、112、114、および116によって示される図(view)は、ナノワイヤトランジスタ110の簡略化された断面図である。これらの図同士の関係は、座標系118がナノワイヤトランジスタ100の向きを指し、座標系120がナノワイヤトランジスタ110、112、114、および116の向きを指し、それによって、後者のナノワイヤトランジスタの図が、ナノワイヤトランジスタ100のy−z平面のスライスを表していることに注意することによって示されている。
[0021] ナノワイヤトランジスタ110および112は蓄積モードで動作し、ナノワイヤトランジスタ114および116は反転モードで動作する。ナノワイヤトランジスタ110のチャネル122は、軽度にドープされた(p+)p型半導体であり、ここでは、典型的なドーピング濃度は約1018cm−3でありうる。他の実施形態は、例えば、1018cm−3未満のドーピング濃度のような、異なるドーピング濃度を有しうる。ソースおよびドレイン領域124および126は、高度にドープされた(p++)P型であり、ここでは、典型的なドーピング濃度は約1020cm−3でありうる。他の実施形態は、例えば、1020cm−3を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。ナノワイヤトランジスタ112のチャネル128は、軽度にドープされた(n+)n型であり、ここでは、典型的なドーピング濃度は約1018cm−3でありうる。他の実施形態は、例えば、1018cm−3未満のドーピング濃度のような、異なるドーピング濃度を有しうる。ソースおよびドレイン領域130および132は、高度にドープされた(n++)n型であり、ここでは、典型的なドーピング濃度は約1020cm−3でありうる。他の実施形態は、例えば、1020cm−3を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。
[0022] ナノワイヤトランジスタ114のチャネル134はドープされておらず(ニュートラル、または、ゼロのドナー濃度であり)、ソースおよびドレイン領域136および138は、高度にドープされた(n++)n型であり、ここでは、典型的なドーピング濃度は約1020cm−3でありうる。他の実施形態は、例えば、1020cm−3を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。ナノワイヤトランジスタ116のチャネル140は、ドープされておらず、ソースおよびドレイン領域142および144は、高度にドープされた(p++)p型であり、ここでは、典型的ドーピング濃度は約1020cm−3でありうる。他の実施形態は、例えば、1020cm−3を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。
[0023] ナノワイヤトランジスタの基礎となっている物理学の分野は研究が盛んに行われており、それらの動作は、開示される実施形態を理解および実施するために本明細書で詳細に説明される必要はない。
[0024] 図2Aおよび2Bは、ある実施形態に係るプロセスフローを表す。ステップ200において、シリコンウエハ202は、様々なn型およびP型領域を備える能動層(最上階層)を形成するために、マスクされたイオン注入の方法によってドープされる。例示を容易にするために、n型領域204およびp型領域206という2つのそのような領域だけが図2Aに例示される。絶縁体堆積または酸化は、能動層より上に薄い酸化物層208を形成する。高温度の熱活性化アニールは約1000度で行われる。
[0025] n型領域204およびP型領域206を備える能動層は、最終的な3D集積回路において、最上階層264(図2B参照)の一部を形成するだろう。より正確には、領域204および206を備える能動層の一部が、後述されるように、最上階層264の一部を形成するだろう。n型領域204およびp型領域206は、例えば、約1018cm−3のドナー濃度で、軽度にドープされる。これらの領域は、最上階層264におけるナノワイヤトランジスタのためのチャネル、ならびにこれらのナノワイヤトランジスタのソースおよびドレインの一部を形成するだろう。
[0026] ステップ210では、開裂界面(cleavage interface)212を定めるためにイオン注入が行われる。界面212は、領域204および208を備える能動領域内にある。いくつかの実施形態では、イオンは水素イオンでありうる。
[0027] ステップ214では、ウエハ202が裏返され、ウエハ216に酸化接合される。この酸化接合することは、例えば、400度以下の温度のような、比較的低い温度で行われる。例示を容易にするために、ステップ214は、実際には、ウエハ216に接合されたウエハ202を示していないが、接合手順では、ウエハ202における酸化物層208は、ウエハ216における酸化物層218に接合される。ウエハ216は、最終的な3D集積回路の基板として機能し、したがって、基板216と呼ばれるだろう。
[0028] ウエハ216において形成されるものは、pMOSFET(金属酸化膜半導体電界効果トランジスタ)およびnMOSFETデバイスを備えるCMOS能動層であり、メタル層およびビアが、これらCMOSデバイスのソース、ドレイン、およびゲートへの様々な電気的接続を行う。例えば、3つのCMOSデバイスが基板216上に形成されて示されており、ここで、例えば、これらCMOSデバイスのうちの1つ221は、ソースおよびドレイン領域220および222、チャネル224、ゲート228、ならびにゲート228とチャネル224との間に配設された絶縁体226を備える。基板216上に形成されるCMOS集積回路の他の特徴は、例えばメタル層230のような1つまたはメタル層、および、例えばビア232のような、デバイス端子を1つまたはメタル層に接続するビアである。基板216上のCMOS能動層は、最終的な3D集積回路における最下階層233である。
[0029] ステップ234に至ったとき、接合されたウエハは、このウエハが開裂界面212で分離されうるように、例えば300度以下の比較的低い温度に加熱される。開裂界面212よりも上のウエハ202の一部が除去されると、ウエハ202上に形成された領域204および206を備える能動層の薄膜(例えば、前に参照された「一部」)は、この時点で、基板216上の酸化物208に接合されたままとなる。
[0030] 図2Bのステップ236において、酸化物分離トレンチ(oxide isolation trench)が、最上階層能動層において形成される。例えば、4つの酸化物分離トレンチ238、240、242、および244が、ステップ236に例示される。結果として、熱開裂の後も基板216上に残っているP型領域206の一部は、p型領域246およびp型領域248へと分離されており、残りのn型領域204の一部は、n型領域205へと分離されている。
[0031] 元々ウエハ202上に形成され、かつ、酸化物層208に接合された活性領域の一部は極めて薄いため、これは実質的に透明であり、したがって、ステップ236で例示された酸化物トレンチを形成するために使用される様々なマスク、および、最上階層の製造における残りのステップで形成された特徴を位置合わせするときに光学的位置合わせを使用するのに実用的である。
[0032] CMP(化学的機械研磨)平坦化の後、ステップ252において、ゲート絶縁体および電極堆積が行われ、ゲート画定(gate definition)およびスペーサ形成が続く。エピタキシャル成長中にその場(in-situ)でドープすることは、450度以下の温度で、選択的なソースおよびドレイン形成のために行われる。例えば、ステップ252において、ソースおよびドレイン領域124および126、ゲート104、およびゲート絶縁体106を有するpチャネル電界ピンチナノワイヤトランジスタ110が示される。
[0033] ステップ252は、例えば、階層間ビア254のような階層間ビアを形成すること、例えば、ビア256のような、ナノワイヤトランジスタのソース、ドレイン、およびゲートへのビアを形成すること、および、例えば、メタル層258および260といったインターコネクトを形成するための1つまたは複数のメタル層といった、3D集積化を完了するために様々な製造段階を含む。メタル層およびナノワイヤトランジスタを保護する酸化物層262もまた形成される。酸化物層262はまた、追加の最上階層層のための付着面として機能し、ここでは、上述されたステップが繰り返される。
[0034] いくつかの実施形態について、最後的な集積回路において最上階層の一部となるウエハ202における能動層がドープされていないか、または様々なアンドープ領域(undoped regions)を備えるステップ200が修正される。これは、図1に関連して説明されたナノワイヤトランジスタ114および116のような、反転モードで動作するナノワイヤトランジスタに導く。
[0035] 図3は、上述されたプロセスフローを概説する。マスクされたn型およびp型イオン注入が、最上階層における能動層の一部としてn型またはp型領域を形成するために、第1のウエハに対して行われる(302)。n型およびp型領域は軽度にドープされており、ナノワイヤトランジスタのためのソース、ドレイン、チャネルを形成するために使用されるだろう。いくつかの実施形態では、ステップ302が行われないためにドーピングが存在しないか、または、いくつかの実施形態では、いくつかの領域はドープされておらず、他の領域は軽度にドープされる。
[0036] 絶縁体または酸化物層が活性領域の上に形成され(304)、熱活性化およびアニール(306)が、イオン注入による結晶損傷を修復するために高い温度で行われる。水素イオン注入が、開裂界面を定めるために行われ(308)、第1のウエハは、低い温度で第2のウエハに酸化接合される。
[0037] 前述されたように、第2のウエハは、すでに集積CMOS回路をその上に形成しており、ここでは、CMOS能動層が、3D集積回路の最下階層233となるであろう。第2のウエハは、3D集積回路のための基板として機能する。開裂界面は、最上階層におけるナノワイヤトランジスタのソース、ドレイン、およびチャネルを形成することとなる、以前に形成されたn型およびp型領域の一部を備える薄い能動層を最下階層233上に残して、第1のウエハ材料の大半が第2のウエハから除去されうるように熱活性化される(312)。
[0038] 最上階層ナノワイヤトランジスタのためのゲート絶縁体および電極が製造される(314)。エピタキシャル成長中に低い温度でその場(in-situ)でドープすること(316)は、最上階層ナノワイヤトランジスタのためのソースおよびドレインを形成するために使用される。最上階層におけるコンタクト、階層内ビア、階層間ビア、および様々なメタル層が完成され、それらは、酸化物層によって保護される(318)。
[0039] 図4は、実施形態が応用されうるワイヤレス通信システムを例示する。図4は、基地局404A,404B、および404Cを備えるワイヤレス通信ネットワーク402を例示する。図4は、いわゆるスマートフォン、タブレット、またはセルラ電話ネットワークに適した何らかの他の種類の通信デバイスのようなモバイルセルラ通信デバイスでありうる406とラベル付された通信デバイスを示す。通信デバイス406は、モバイルである必要はない。図4の特定の例では、通信デバイス406は、基地局404Cに関連付けられたセル内に位置する。矢印408および410はそれぞれ、通信デバイス406が基地局404Cと通信するアップリンクチャネルおよびダウンリンクチャネルを図示する。
[0040] 実施形態は、例えば、通信デバイス406に、または基地局404Cに、あるいはその両方に関連付けられたデータ処理システムで使用されうる。図4は、本明細書で説明された実施形態が採用されうる多くの中の1つにすぎない応用例を例示する。
[0041] 説明された実施形態にしたがって作られた構造は、(1)TSV(シリコン貫通ビア)エリアペナルティおよびインターコネクト信号遅延の増加なしに3次元回路にトランジスタを詰め込みおよび接続すること、(2)トランジスタ階層ごとの平均的な金メタルインターコネクト層を減らし、それによって、総合的なインターコネクトRC遅延を減らすこと(これは、従来のTSV方法では達成することが困難である)、(3)ウエハ(ダイ)接合位置合わせによる問題を緩和し、それによって、様々な階層(半導体層)を通して極めて正確かつ高い密度のビア接続を可能にすること、(4)数千の、さらには数万のビアを利用する多くのコア分散メモリアーキクチャを可能にすること(これは、従来のTSVワイドI/Oアプローチでは容易に達成されることができない)、(5)各層に高性能基本デバイスを有する3次元ICおよびアーキテクチャ、ならびに(6)メタル層使用量を削減し、欠陥密度を下げ、生産性を増やし、検査コストを減らすことでトランジスタ集積化コストを低減させること、を提供することが期待される。
[0042] 最下階層層がCMOSデバイスを備える実施形態が説明されている。しかしながら、実施形態は、CMOSデバイスの最下階層の上に形成された、ナノワイヤトランジスタの最上階層に限られるわけではない。最下階層は、例えば、バイポーラデバイスのような、他のタイプのトランジスタを備えうる。さらに、いくつかの実施形態について、デバイスの最下階層である必要はなく、むしろ、ナノワイヤトランジスタは、基板に酸化接合され得、ここでは、接合のために使用される酸化物は絶縁体として機能する。
[0043] 当業者は、情報および信号が様々な異なる技術および技法のいずれかを使用して表されうることを認識するだろう。例えば、上記説明の全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表されうる。
[0044] さらに、当業者は、本明細書に開示された実施形態に関連して説明された様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組み合わせとして実現されうることを認識するだろう。このハードウェアおよびソフトウェアの互換性を明確に例示するために、様々な実例となる構成要素、ブロック、モジュール、回路、およびステップが、概ねそれらの機能性の観点から上で説明されている。このような機能性がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の用途およびシステム全体に課せられる設計制約に依存する。当業者は、特定の用途ごとに様々な方法で、上で説明された機能性を実現しうるが、このような実現の決定は本発明の適用範囲からの逸脱の原因になるとして解釈されるべきではない。
[0045] 本明細書に開示された実施形態に関連して説明された方法、シーケンス、および/またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら2つの組み合わせにおいて具現化されうる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROM(登録商標)メモリ、レジスタ、ハードディスク、リムーバブルディスク、CD−ROM、または当技術分野で知られているその他の形式の記憶媒体に存在しうる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化されうる。
[0046] したがって、本発明の実施形態は、最新鋭のマイクロ加工環境内での単一の基板の上で層ごとにトランジスタおよびIC構成要素の連続的な集積化のための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は、例示された例に限られるわけではなく、本明細書で説明された機能性を行うためのあらゆる手段が本発明の実施形態に含まれる。
[0047] 上の開示は、本発明の実例となる実施形態を示しているが、本発明の特許請求の範囲によって規定されるような発明の適用範囲から逸脱することなく、様々な変更および修正が本明細書で行われうることに留意されたい。本明細書で説明された発明の実施形態にしたがった方法請求項の機能、ステップ、および/または動作は、任意の特定の順序で行われる必要はない。さらに、本発明の要素は、単数形で説明または請求されうるが、単数形に限定することが明記されていない限り、複数形が予想される。
[0047] 上の開示は、本発明の実例となる実施形態を示しているが、本発明の特許請求の範囲によって規定されるような発明の適用範囲から逸脱することなく、様々な変更および修正が本明細書で行われうることに留意されたい。本明細書で説明された発明の実施形態にしたがった方法請求項の機能、ステップ、および/または動作は、任意の特定の順序で行われる必要はない。さらに、本発明の要素は、単数形で説明または請求されうるが、単数形に限定することが明記されていない限り、複数形が予想される。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
[C1]
方法であって、
熱開裂を容易にするためにイオンを第1の半導体ウエハに注入することと、
前記第1の半導体ウエハを第2の半導体ウエハに酸化接合することと、
前記第1の半導体ウエハの一部が前記第2の半導体ウエハに酸化接合されたままとなるように熱開裂させるために前記第1の半導体ウエハを450度以下の温度に加熱することと、
前記第2の半導体ウエハに酸化接合された前記第1の半導体ウエハの前記一部において複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、450度以下の温度で、エピタキシャル成長中にその場でドープすることと、
を備える方法。
[C2]
前記第2の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂させるために前記第1の半導体ウエハを450度以下の温度に加熱することは、前記第1の半導体ウエハの前記一部を、前記最下階層に酸化接合させたままにする、C1に記載の方法。
[C3]
前記複数のトランジスタは、pMOSFET(p型金属酸化膜半導体電界効果トランジスタ)およびnMOSFETを備える、C2に記載の方法。
[C4]
前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、C3に記載の方法。
[C5]
前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、C1に記載の方法。
[C6]
その場で前記ドープすることは、1020Cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、C5に記載の方法。
[C7]
その場で前記ドープすることは、1020Cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、C1に記載の方法。
[C8]
ドープ領域を形成するためにイオンを前記第1の半導体ウエハに注入することをさらに備え、前記ドープ領域は、前記第2の半導体ウエハに酸化接合された前記第1の半導体ウエハの前記一部を含む、C1に記載の方法。
[C9]
前記第2の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂を引き起こすために前記第1の半導体ウエハを450度以下の温度に加熱することは、前記第1の半導体ウエハの前記一部を、前記最下階層に酸化接合されたままにする、C8に記載の方法。
[C10]
前記複数のトランジスタは、pMOSFET(p型金属酸化膜半導体電界効果トランジスタ)およびnMOSFETを備える、C9に記載の方法。
[C11]
前記ドープ領域は、p型領域およびn型領域を含む、C10に記載の方法。
[C12]
前記ドープ領域は、1018Cm−3以下の濃度にドープされる、C10に記載の方法。
[C13]
その場で前記ドープすることは、1020Cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、C12に記載の方法。
[C14]
前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、C10に記載の方法。
[C15]
前記ドープ領域は、p型領域およびn型領域を含む、C8に記載の方法。
[C16]
前記ドープ領域は、前記複数のナノワイヤトランジスタのためのチャネルを備える、C8に記載の方法。
[C17]
前記ドープ領域は、1018Cm−3以下の濃度にドープされる、C8に記載の方法。
[C18]
その場で前記ドープすることは、1020Cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、C17に記載の方法。
[C19]
前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、C8に記載の方法。
[C20]
前記複数のナノワイヤトランジスタは蓄積モードで動作する、C19に記載の方法。
[C21]
装置であって、
シリコン基板と、
前記シリコン基板に酸化接合された最上階層と
を含み、前記最上階層は、複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、装置。
[C22]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、450度以下の温度で、その場のエピタキシャル成長によって形成される、C21に記載の装置。
[C23]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、1020Cm−3以上のドーピング濃度を有する、C22に記載の装置。
[C24]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、C21に記載の装置。
[C25]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、1020Cm−3以上のドーピング濃度を有する、C21に記載の装置。
[C26]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタの前記チャネルは、1018Cm−3以下のドーピング濃度を有する、C25に記載の装置。
[C27]
前記複数のナノワイヤトランジスタの各チャネルは、ゼロのドーピング濃度を有する、C26に記載の装置。
[C28]
前記シリコン基板上に形成された最下階層、ここで、前記最上階層は前記最下階層に酸化接合されており、前記最下階層は、複数のトランジスタを備える、と、
前記最下階層における前記複数のトランジスタのうちの少なくとも1つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも1つのナノワイヤトランジスタに接続する複数のインターコネクトと、
をさらに備える、C21に記載の装置。
[C29]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、450度以下の温度で、その場のエピタキシャル成長によって形成される、C28に記載の装置。
[C30]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、1020Cm−3以上のドーピング濃度を有する、C29に記載の装置。
[C31]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、C30に記載の装置。
[C32]
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、1018Cm−3以下のドーピング濃度を有する、C30に記載の装置。
[C33]
前記複数のトランジスタは、pMOSFET(p型金属酸化膜半導体電界効果トランジスタ)およびnMOSFETを備える、C28に記載の装置。
[C34]
前記シリコン基板と前記最上階層とを備える集積回路と、
前記集積回路を備えるセルラ電話と、
をさらに備える、C21に記載の装置。
[C35]
前記シリコン基板と前記最上階層とを備える集積回路と、
前記集積回路を備える基地局と、
をさらに備える、C21に記載の装置。
[C36]
装置であって、
シリコン基板と、
前記シリコン基板上に形成された最下階層、ここで、前記最下階層は複数のトランジスタを備える、と、
前記最下階層に酸化接合された最上階層、ここで、前記最上階層は複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、
接続するための手段、ここで、前記接続するための手段は、前記最下階層における前記複数のトランジスタの少なくとも1つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも1つのナノワイヤトランジスタに接続するためのものである、と、
を備える装置。
[C37]
方法であって、
イオンを注入するための手段、前記イオンを注入するための手段は、第1の半導体ウエハにおける熱開裂を容易にするためのものである、と、
結合するための手段、ここで、前記結合するための手段は、前記第1の半導体ウエハを第2の半導体ウエハに酸化接合するためのものであり、前記第2の半導体ウエハは、トランジスタの最下階層を備える、と、
加熱するための手段、ここで、前記加熱するための手段は、前記第1の半導体ウエハの一部が前記最下階層に酸化接合されたままとなるように熱開裂を引き起こすために前記第1の半導体ウエハを450度以下の温度に加熱するためのものである、と、
ドープするための手段、ここで、前記ドープするための手段は、前記最下階層に酸化接合された前記第1の半導体ウエハの前記一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、450度以下の温度で、エピタキシャル成長中にその場でドープするためのものである、と、
を備える方法。



  1. 方法であって、
    熱開裂を容易にするためにイオンを第1の半導体ウエハに注入することと、
    前記第1の半導体ウエハを第2の半導体ウエハに酸化接合することと、
    前記第1の半導体ウエハの一部が前記第2の半導体ウエハに酸化接合されたままとなるように熱開裂させるために前記第1の半導体ウエハを450度以下の温度に加熱することと、
    前記第2の半導体ウエハに酸化接合された前記第1の半導体ウエハの前記一部において複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、450度以下の温度で、エピタキシャル成長中にその場でドープすることと、
    を備える方法。

  2. 前記第2の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂させるために前記第1の半導体ウエハを450度以下の温度に加熱することは、前記第1の半導体ウエハの前記一部を、前記最下階層に酸化接合させたままにする、請求項1に記載の方法。

  3. 前記複数のトランジスタは、pMOSFET(p型金属酸化膜半導体電界効果トランジスタ)およびnMOSFETを備える、請求項2に記載の方法。

  4. 前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、請求項3に記載の方法。

  5. 前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、請求項1に記載の方法。

  6. その場で前記ドープすることは、1020cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項5に記載の方法。

  7. その場で前記ドープすることは、1020cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項1に記載の方法。

  8. ドープ領域を形成するためにイオンを前記第1の半導体ウエハに注入することをさらに備え、前記ドープ領域は、前記第2の半導体ウエハに酸化接合された前記第1の半導体ウエハの前記一部を含む、請求項1に記載の方法。

  9. 前記第2の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂を引き起こすために前記第1の半導体ウエハを450度以下の温度に加熱することは、前記第1の半導体ウエハの前記一部を、前記最下階層に酸化接合されたままにする、請求項8に記載の方法。

  10. 前記複数のトランジスタは、pMOSFET(p型金属酸化膜半導体電界効果トランジスタ)およびnMOSFETを備える、請求項9に記載の方法。

  11. 前記ドープ領域は、p型領域およびn型領域を含む、請求項10に記載の方法。

  12. 前記ドープ領域は、1018cm−3以下の濃度にドープされる、請求項10に記載の方法。

  13. その場で前記ドープすることは、1020cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項12に記載の方法。

  14. 前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、請求項10に記載の方法。

  15. 前記ドープ領域は、p型領域およびn型領域を含む、請求項8に記載の方法。

  16. 前記ドープ領域は、前記複数のナノワイヤトランジスタのためのチャネルを備える、請求項8に記載の方法。

  17. 前記ドープ領域は、1018cm−3以下の濃度にドープされる、請求項8に記載の方法。

  18. その場で前記ドープすることは、1020cm−3以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項17に記載の方法。

  19. 前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、請求項8に記載の方法。

  20. 前記複数のナノワイヤトランジスタは蓄積モードで動作する、請求項19に記載の方法。

  21. 装置であって、
    シリコン基板と、
    前記シリコン基板に酸化接合された最上階層と
    を含み、前記最上階層は、複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、装置。

  22. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、450度以下の温度で、その場のエピタキシャル成長によって形成される、請求項21に記載の装置。

  23. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、1020cm−3以上のドーピング濃度を有する、請求項22に記載の装置。

  24. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、請求項21に記載の装置。

  25. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、1020cm−3以上のドーピング濃度を有する、請求項21に記載の装置。

  26. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタの前記チャネルは、1018cm−3以下のドーピング濃度を有する、請求項25に記載の装置。

  27. 前記複数のナノワイヤトランジスタの各チャネルは、ゼロのドーピング濃度を有する、請求項26に記載の装置。

  28. 前記シリコン基板上に形成された最下階層、ここで、前記最上階層は前記最下階層に酸化接合されており、前記最下階層は、複数のトランジスタを備える、と、
    前記最下階層における前記複数のトランジスタのうちの少なくとも1つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも1つのナノワイヤトランジスタに接続する複数のインターコネクトと、
    をさらに備える、請求項21に記載の装置。

  29. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、450度以下の温度で、その場のエピタキシャル成長によって形成される、請求項28に記載の装置。

  30. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、1020cm−3以上のドーピング濃度を有する、請求項29に記載の装置。

  31. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、請求項30に記載の装置。

  32. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、1018cm−3以下のドーピング濃度を有する、請求項30に記載の装置。

  33. 前記複数のトランジスタは、pMOSFET(p型金属酸化膜半導体電界効果トランジスタ)およびnMOSFETを備える、請求項28に記載の装置。

  34. 前記シリコン基板と前記最上階層とを備える集積回路と、
    前記集積回路を備えるセルラ電話と、
    をさらに備える、請求項21に記載の装置。

  35. 前記シリコン基板と前記最上階層とを備える集積回路と、
    前記集積回路を備える基地局と、
    をさらに備える、請求項21に記載の装置。

  36. 装置であって、
    シリコン基板と、
    前記シリコン基板上に形成された最下階層、ここで、前記最下階層は複数のトランジスタを備える、と、
    前記最下階層に酸化接合された最上階層、ここで、前記最上階層は複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、
    接続するための手段、ここで、前記接続するための手段は、前記最下階層における前記複数のトランジスタの少なくとも1つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも1つのナノワイヤトランジスタに接続するためのものである、と、
    を備える装置。

  37. 方法であって、
    イオンを注入するための手段、前記イオンを注入するための手段は、第1の半導体ウエハにおける熱開裂を容易にするためのものである、と、
    結合するための手段、ここで、前記結合するための手段は、前記第1の半導体ウエハを第2の半導体ウエハに酸化接合するためのものであり、前記第2の半導体ウエハは、トランジスタの最下階層を備える、と、
    加熱するための手段、ここで、前記加熱するための手段は、前記第1の半導体ウエハの一部が前記最下階層に酸化接合されたままとなるように熱開裂を引き起こすために前記第1の半導体ウエハを450度以下の温度に加熱するためのものである、と、
    ドープするための手段、ここで、前記ドープするための手段は、前記最下階層に酸化接合された前記第1の半導体ウエハの前記一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、450度以下の温度で、エピタキシャル成長中にその場でドープするためのものである、と、
    を備える方法。

 

 

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【選択図】図5
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【解決手段】基板、基板上のバッファ層、バッファ層上でin、ga及びasを含む量子井戸チャネル層、量子井戸チャネル層上でinとasを含む半導体コンタクト層、半導体コンタクト層上に直接設けられる金属層、金属層と半導体コンタクト層を貫通して底部と壁を有するゲートトレンチ;ゲートトレンチの壁に接してゲートトレンチの底部にまで延びる、窒化物の誘電スペーサ材料、ゲートトレンチの底部上のゲート誘電層並びにゲート電極用にゲートトレンチ内のゲート誘電層上に設けられる、金属を含むゲート材料と、を有する。
【選択図】図2
【解決手段】
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