異なる直径を有する2つのインダクタを含む集積回路において利得段を実施する回路および方法

著者らは特許

H01F17/0006 - それ自体で閉じたコアをもつもの,例.トロイド
H01F41/04 - コイル製造用
H01L - 半導体装置,他に属さない電気的固体装置(測定のための半導体装置の使用G01;抵抗一般H01C;磁石,インダクタ,トランスH01F;コンデンサー一般H01G;電解装置H01G9/00;電池,蓄電池H01M;導波管,導波管の共振器または線路H01P;電線接続器,集電装置H01R;誘導放出装置H01S;電気機械共振器H03H;スピーカー,マイクロフォン,蓄音機ピックアップまたは類似の音響電気機械変換器H04R;電気的光源一般H05B;印刷回路,ハイブリッド回路,電気装置の箱体または構造的細部,電気部品の組立体の製造H05K;特別な応用をする回路への半導体装置の使用は,応用サブクラスを参照)
H01L21 - 半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
H01L23/522 - 半導体本体上に分離できないように形成された導電層及び絶縁層の多層構造からなる外部の相互接続を含むもの
H03F3/04 - 半導体装置のみをもつもの(後続のサブグループが優先)

の所有者の特許 JP2016517628:

ザイリンクス インコーポレイテッドXilinx Incorporated

 

集積回路において利得段を実施する回路が記載される。回路は、第1の複数の金属層(402〜408)において形成された第1のインダクタ(206)と、第2の複数の金属層(410〜416)において形成された第2のインダクタ(212)とを含み、第2のインダクタは第1のインダクタのセンタータップ(244)に結合され、第2のインダクタは、第1のインダクタの直径よりも小さい直径を有する。集積回路において利得段を実施する方法も記載される。

 

 

本発明は、概して集積回路に関し、特に集積回路において利得段を実施する回路および方法に関する。
背景
データの転送は、どの集積回路装置においても重要な局面である。不可逆的なチャネルを通って集積回路装置間でデータが転送され得る一方、集積回路装置の1つの重要な局面は、受け取ったデータを集積回路内で効率的に処理することである。より高い性能要件が集積回路には求められ続けていることから、データを転送する回路および方法を向上させて提供することが重要となる。より特定的には、集積回路のサイズおよび集積回路によって消費される電力の両方を減少させながら集積回路の速度を高めるという圧力が常にある。集積回路間のデータリンクにも同じ圧力が適用される。集積回路における論理素子およびメモリセルの数が増加するにつれ、データリンクの密度およびそれらの電力もまた増加する。
受け取られた直列データストリームは、デジタルドメインに変換されて非直列化される前に、アナログドメインにおける後処理を受ける。この後処理は、不可逆的なチャネルにおいて歪曲および減衰された信号を増幅および均一化する複数のカスケード高速アナログ回路上で、デジタルドメインへのエラーのないサンプリングに必要なレベルとなるように実施される。高速アナログ回路の他の使用法は、受け取られたデータストリームを正確にサンプリングするために必要な正確なクロッキングである。すべての高速アナログ回路には、受動インダクタに基づいたピーキング回路網の使用を非常に好ましいものにする、高帯域幅および低い電力消費が必要となる。しかしながら、高速アナログ回路の帯域幅を高めて電力消費を減少させるための受動インダクタの幅広い使用は、集積回路の「領域財産(real estate)」を消費するだけでなく電力および信号の分配を遮断する大きなインダクタフットプリントによって妨げられる。インダクタの特定的な実施は、たとえば、インダクタの抵抗およびインダクタの磁気結合にも影響を与え得る。このため、回路の多くの目的を達する高速アナログ回路のインダクタを実施することは難しい。
概要
集積回路において利得段を実施する回路が記載される。回路は、第1の複数の金属層に形成された第1のインダクタと、第2の複数の金属層に形成された第2のインダクタとを備え、第2のインダクタは第1のインダクタのセンタータップに結合され、第2のインダクタは第1のインダクタの直径よりも小さい直径を有する。
このような回路においては、以下のうちの1つ以上が当てはまり得る。集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み得て、第1のインダクタは下部金属層の上方に位置し得る。第1のインダクタは、第1のコイルを第1のインダクタの底層上に含み得て、第2のコイル、第3のコイル、および第4のコイルを第1のインダクタの最上層上に含み得て、第3および第4のコイルは、第1および第2のコイルのトレースよりも小さい幅のトレースを有し得る。第2のコイルは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを有し得る。第1のコイルは複数の金属層を含み得る。利得段は、電流モード論理利得段を含み得て、第1のインダクタおよび第2のインダクタは、データの相補対のうちの第1のデータを送信するように結合され得る。回路は、第1の複数の金属層を含む第3のインダクタと、第2の複数の金属層を含み、第3のインダクタのセンタータップに結合される第4のインダクタとをさらに含み得て、第4のインダクタは、第3のインダクタの直径よりも小さい直径を有し、第3のインダクタおよび第4のインダクタは、データの相補対のうちの第2のデータを送信するように結合される。1つ以上のこのような回路を含む集積回路およびシステムも記載される。
代替的な配置によれば、集積回路において利得段を実施する回路は、制御端末において入力信号を受け取るように結合される第1のトランジスタと、第1のトランジスタに結合されるTコイルインダクタとを備え、Tコイルインダクタは、第1のインダクタと、第1のインダクタのセンタータップに結合される第2のインダクタとを含み、第2のインダクタは、第1のインダクタの直径よりも小さい直径を有する。
集積回路において利得段を実施する方法も記載される。方法は、第1の複数の金属層において第1のインダクタを実施することと、第2の複数の金属層において第2のインダクタを実施することと、第2のインダクタを第1のインダクタのセンタータップに結合することとを含み、第2のインダクタは、第1のインダクタの直径よりも小さい直径を有する。
任意で、以下のうちの1つ以上が、記載された方法に適用され得る。集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み得て、第1のインダクタを実施することは、下部金属層の上方に第1のインダクタを形成することを含み得る。第1のインダクタを実施することは、第1のコイルを第1のインダクタの底層上に形成することと、第2のコイル、第3のコイル、および第4のコイルを第1のインダクタの最上層上に形成することとを含み、第3および第4のコイルは、第1および第2のコイルのトレースよりも小さい幅のトレースを有して形成され得る。第1のインダクタを実施することは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを含む第2のコイルを形成することを含み得る。第1のインダクタを実施することは、複数の金属層において第1のインダクタの第1のコイルを形成することを含み得る。第2の複数の金属層において第2のインダクタを実施することは、第1のインダクタの外側に第2のインダクタを実施することを含み得る。
データを送信するシステムを示すブロック図である。 図1のシステムにおいて実施され得る利得段回路を示すブロック図である。 複数の金属層を有する集積回路を示す断面図である。 図2の利得段回路のインダクタを示す拡大図である。 集積回路において実施される図4のインダクタの第1の金属層を示す平面図である。 集積回路において実施される図4のインダクタの第2の金属層を示す平面図である。 集積回路において実施される図4のインダクタの第3の金属層を示す平面図である。 集積回路において実施される図4のインダクタの第4の金属層を示す平面図である。 集積回路において実施される図4のインダクタの第5の金属層を示す平面図である。 集積回路において実施される図4のインダクタの第6の金属層を示す平面図である。 集積回路を製造するためのシステムを示す図である。 集積回路においてインダクタを実施する方法を示すフロー図である。
詳細な説明
まず図1を見ると、第1の送受信器と第2の送受信器とを含む、データを送信するシステム100のブロック図が示される。第1の送受信器102は、一対の伝送線110および112によって受信器回路108に結合された送信器回路106を含む。送信器106の出力は、プルアップ抵抗114および116によってVCCなどの第1の基準電圧に結合される差動出力を含む。差動出力は、たとえば、一対の相補的なデータであり得る。受信器回路108は、プルダウン抵抗118および120によってアースなどの第2の基準電圧に結合される2つの入力において差動信号を受け取るように結合される。図1の送信器回路および受信器回路の出力がそれぞれプルアップ抵抗およびプルダウン抵抗に結合される一方、送信器回路の出力が代わりにプルダウン抵抗に結合され得ること、および受信器回路の入力が代わりにプルアップ抵抗に結合され得ることを理解すべきである。
データの双方向の転送を提供するために、送信器回路122は、一対の伝送線126および128によって受信器回路124に結合される。また、送信器122の出力は、プルアップ抵抗130および132によって基準電圧VCCに結合される差動出力を含む。受信器回路124は、プルダウン抵抗134および136によってアースに結合される2つの入力において差動信号を受け取るように結合される。図1のシステム100は、送受信器を有するシステムの一部の例である一方、以下により詳細に記載される受信器回路は、データを送信および受信する送受信器を有する任意のタイプのシステムにおいて実施され得ることを理解すべきである。
ここで図2を見ると、たとえば図1の利得段108または124として実施され得る利得段回路200のブロック図が示される。特に、利得段回路200は、第1の出力(OUTp)を生成する直列に結合された複数の要素を含む。直列に結合された要素は、示されるように、第1の抵抗器202と、第2の抵抗器204と、インダクタ206と、抵抗器208と、トランジスタ210とを含む。トランジスタ210は、そのゲートにおいてデータの相補対の第1の入力データ信号(INp)を受け取るように結合され、そのドレインにおいて第1の出力データ信号OUTpを生成する。
第2の直列の要素は、データ信号の相補対の第2の差動入力データ信号を受け取り、第2の差動出力データ信号を生成するように結合される。特に、直列に結合された要素の第2のグループの要素は、第1の抵抗器216と、第2の抵抗器218と、インダクタ220と、抵抗器222と、トランジスタ224とを含む。トランジスタ224は、そのゲートにおいてデータ信号の相補対の第2の入力データ信号(INn)を受け取り、そのドレインにおいて第2の出力データ信号OUTnを生成するように結合される。制御トランジスタ230は、そのゲートにおいてイネーブル信号を受け取って利得段を有効にするように結合され得る。
図2の拡大図に示されるように、インダクタ206はTコイルを含み、第1のインダクタ232および第2のインダクタ234はセンタータップ244において直列に結合され、第3のインダクタ236はセンタータップ244に結合される。第2のコイル212は、第1の端子246と第2の端子248との間に延在し、第1の端子246はセンタータップ238に結合される。なお、インダクタ236は、回路内における物理要素ではないが、回路内の負のインダクタンスを模し、インダクタ212を介して正のインダクタンスを提供することによって負のインダクタンスを補償する(第1のインダクタ232と第2のインダクタ234との相互結合の結果として)ために含まれる。また、利得段回路200において実施される要素である抵抗器202とは異なり、抵抗器204および208は、インダクタの寄生性インピーダンスを表わす。インダクタ212は、インダクタ206のインダクタンスよりも小さいインダクタンスを有し得る。図4から図10により詳細に記載されるように、インダクタ212の小さいインダクタンスは、インダクタ206のコイルと比してインダクタ212のコイルの直径を小さくすることによって実現され得る。インダクタ206および212の実施は、図4から図10を参照してより詳細に記載される。さらに、インダクタ220は、上記のようにインダクタ206と同じ方法で実施される。
ここで図3を見ると、断面図は、複数の金属層を有する集積回路を示す。図3に示されるように、異なる信号タイプのための導電性トレースを有する金属層が設けられる。例として、接地トレースは黒無地で示され、信号トレースはクロスハッチング線によって示され、電力電圧トレースは垂直線によって示される。集積回路は回路素子304を有する基板302を含み、回路素子304は、基板302上の第1の金属層M1に形成された様々な相互接続要素に結合される。たとえば306によって示されるビアは、様々なトレースを他の層のトレースに接続することを可能にする。金属層は誘電体層によって分離され、ここでは誘電体層の誘電材料に形成された金属トレースもしくはビアによって占められていない白色の材料として示される。外部接触部308は、示されるように集積回路の上部表面310上の入出力(I/O)接触部として実施され得て、回路素子304に関連付けられたデータの入出力を可能とし、回路素子に対して電力および接地などの基準電力を提供する。
示される図3の集積回路は、12個の金属層M1〜M12と、12個の対応するビア層V1〜V12とを含む。以下により詳細に記載されるように、金属層は、異なる厚さを有し、異なるタイプの信号、もしくは図4から図10を参照して以下により詳細に示されて記載される図2のインダクタを含む回路素子のために使用され得る。12個の金属層および対応するビア層が示される一方、より多数もしくは少数の層が実施され得ることを理解すべきである。
ここで図4を見ると、拡大図は、図2の利得段回路のインダクタを示す。図4に示されるように、インダクタ206は、少なくとも4つの金属層において実施される4つのコイル402〜408を有し、ここで各コイルは複数のループを有する。同様に、インダクタ212は4つのコイル410〜416を含み、ここでコイルの各々は複数のループを有する。コイル402は、示されるように、第1の端子240から第2の端子420へ延在し、4つのループを有する。コイル404は、第1の端子422から第2の端子424へ延在し、4つのループを有する。コイル406は、第1の端子426から第2の端子428へ延在し、3つのループを有する。最後に、コイル408は、第1の端子430から第2の端子242へ延在し、4つのループを有する。
4つのコイルのループは、異なる金属層において形成され、コイルは金属層間のビアによって結合される。より特定的には、コイル402の第2の端子420は、ビア434によってコイル404の第1の端子422に結合される。コイル404の第2の端子424は、ビア436によってコイル406の第1の端子426に結合され、コイル406の第2の端子428は、ビア438によってコイル408の第1の端子430に結合される。
インダクタ212は、端子246においてビア442によってインダクタ206のセンタータップ244に結合される。コイル402の第2の端子446は、ビア460によってコイル412の第1の端子448に結合される。コイル412の第2の端子450は、ビア462によってコイル414の第1の端子452に結合され、コイル414の第2の端子454は、ビア464によってコイル416の第1の端子456に結合される。
インダクタ206および212の各々を形成するために使用される金属層は、連続した金属層であり得るとともに、単一の層を介してビアによって結合された端子であり得る。以下により詳細に記載されるように、複数の金属層を使用して所与のコイルが形成され得る。インダクタ212を形成するために使用される複数の金属層は、インダクタ206を形成するために使用される複数の金属層と同じであり得る、またはそのサブセットであり得る。
様々な金属層の平面図が図5から図10に示される。金属層の1つの配置によれば、底部コイル408は、金属層間のビアによって接続される異なる層における一連のコイルから形成され得る。図5に示されるように、コイル502は、端子504から端子506へ延在する4つのループを含む。各ループの各側部に示される、複数のビア510を含む導電性素子508により、コイル502をコイル602に接続することが可能となる。ビア512はビア438に対応し、コイル408の端子430をコイル406の端子428に結合する。示されるコイル408は、直径dを有する正方形構造を有する。しかしながら、矩形もしくは円形ループなどの他の形状が実施され得ることを理解すべきである。
第1の端子604から第2の端子606へ延在するコイル602は、コイル502と実質的に同じサイズおよび形状を有する。同様に、各ループの各側部に示される、複数のビア610を含む導電性素子608により、コイル602をコイル702に接続することが可能となる。第1の端子704から第2の端子706へ延在するコイル702は、コイル502および602と実質的に同じサイズおよび形状を有する。コイル502、602、および707は、合わせて底部コイル408を形成し、ここで端子504、604、および704は、端子403の一部であり、端子506、606、および706は、端子242の一部である。すなわち、図5、図6、および図7の金属層における各ループのループの各側部上の複数のビア508、608、および708の各々は、金属層間の3つの金属ループおよびビアの厚さを有する4つのループを伴う単一のコイルを形成する。また、図7にはコイル416が示され、これは単一の金属層のみからなる。すなわち、ビアによって合わせて結合される3つの金属層におけるトレースからなるコイル408とは異なり、コイル416は、コイル702を有する金属層のみに金属トレースを含む。コイル416は、直径dよりも小さい直径dを有する正方形コイルであり、ここでdは約13マイクロメートルであり得て、dは約5マイクロメートルであり得る。
インダクタ206の残りのコイル406、404、および402は、インダクタ212の対応するコイル414、412、および410とともに単一の金属層において形成される。より特定的には、コイル406は3つのループを含み、ここでトレースの幅は概して外側ループから内側ループへと減少する。すなわち、wはwよりも概して広く、wよりも概して広い。ループの抵抗は、縁部から中心へ徐々に減少する幅広いルーティングを有することによって最小化される。図9に示されるように、コイル404のループ(4つのループを有する)の側部の各々は、ほぼ同じ幅を有し、これは概してコイル406の様々なトレースの幅よりも小さい。最後に、コイル402のループ(5つのループを有する)の側部の各々は、ほぼ同じ幅wを有し、これは概してコイル404の様々なトレースの幅よりも小さい。ループを4つのみを有するコイル404の幅wは、5つのループを有するコイル402のwよりも概して大きい。金属層の厚さは変化し得て、M1から始まる下部金属層の厚さは、上部金属層M12の厚さよりも小さい。図4のインダクタのコイルが任意の金属層において実施され得る一方、インダクタは上部金属層において実施されるのが好ましい。
インダクタ402および410は、金属層M12において形成され、圧さtを有し得て、インダクタ404および412は、金属層M11において形成され、圧さtを有し得て、インダクタ406および414は、金属層M10において形成され、圧さtを有し得て、インダクタ408および416は、金属層M9において形成され得る。上述のように、インダクタ408は、複数の金属層において形成され得て、金属層M9単独の厚さと比較して増大した厚さUをもたらす。しかしながら、インダクタ212の下部コイル416は、単独の金属層M9において形成され得て、厚さtを有する。コイル410〜416のトレースの幅は、ほぼ等しい値wを有する。
小さいコイル212を用いてTコイルを実施することにより、15マイクロメートルを下回る直径を有する多層インダクタ206および5マイクロメートルの直径を有する多層インダクタ212に基づき、内部回路の帯域幅(BW)が(従来のTコイルと比較して)3.5倍にまで拡張される。小さいTコイル206は、高い自己共振周波数を有し得るが、単独で実施された場合にコイル間の高い磁気結合による影響を受ける。これらの欠点を克服するために、インダクタ206のセンタータップに結合された追加の直列インダクタ212が過剰な磁気結合を補償する。追加のインダクタ212は、動作点におけるTコイル抵抗およびステージのDCゲインの影響を減少させるよう補助する。加えて、上記の配置により、異なる負荷を同じ付勢方法で加えることによって、複数の直列ステージのバイアス回路の設計が単純化され得る。すなわち、コイル212の寸法を変えるだけで利得段の微調整を行なうことができ、すべてのCMLステージにおいて直流バイアスを同じに維持することができる。
上記の回路は、たとえば、電流モード論理(CML)ステージにおいて実施され得る。内部CMLステージは、従来の受信器の入力と比較して小さい電力消費を有する。ドライバにおける電流は、従来の受信器の10mAと比較して2〜5mAの範囲内にある。これにより、同じ多層構造で入力Tコイルよりもフットプリントを2倍から3倍小さくすることができ、より小さな規制容量またはより大きな自己共振周波数を有することができる。しかしながら、この性能向上のためのコストは、細い金属線からの付加的な直列抵抗、およびPVTにわたって約100%に達し得るKあたりの約0.3%から0.4%の温度の変化である。
tコイル206の小さなフットプリントに関連する他の問題は、小さいサイズに関連するTコイル分岐間の磁気結合の増加である。構成により、約0.6から0.8の磁気結合kとなり、他方で必要な磁気結合は、約0.2から0.6の磁気結合を有する大きなフットプリントを用いて容易に実現可能である。相互インダクタンスが大きい場合、センタータップにインダクタンスを加えることにより、コイル間の効果的な結合を制御することができる。このため、コイル間の大きな相互結合は、分岐のインダクタンスを大きくすることによって有益となるが、小さな相互巻線によって寄生抵抗および面積が小さくなる。
ここで図11を見ると、集積回路を製造するシステムが示される。システム1100は、計算機援用設計(CAD)機器1102を含み、これはCADソフトウェアを実行するように適合された任意のコンピュータであり得る。CAD機器1102は、マスタピンリスト1104などのデータを受信し、通信リンク1106によって半導体製造機器1110に結合される。半導体製造機器1110は、従来技術から知られるように、複数のダイを有するウエハ1112を作る。
マスタピンリスト1104を受けるように結合されるCAD機器1120は、接着ダイヤグラム1122および基板アートワーク1124を受け取る。CAD機器1120は、通信リンク1126によって接着機器1130に結合される。通信リンク1106および1126は、任意の有線もしくは無線通信リンクであり得る。他の図面を参照してより詳細に記載されるように、接着機器は、ダイからのワイヤボンドをウエハ1112からダイを受け取る基板へ概して提供する。ダイ/基板1132は、集積回路パッケージなどの仕上られた構成部品1136を作るパッケージング機器1134に結合される。図11のシステムは、集積回路パッケージを製造するために必要な様々な要素を提供するが、図11に示される要素は組み合わされ得ること、または追加の要素が提供され得ることを理解すべきである。任意の構成において、図11のシステムにより、図1の回路を実施するための金属層内の必要なトレース、特に図4から図10に示されるインダクタのループを作ることが可能となる。
ここで図12を見ると、フロー図は、集積回路においてインダクタを実施する方法が示される。ステップ1202において、第1の複数の金属層において第1のインダクタが実施される。ステップ1204において、第2の複数の金属層において第2のインダクタが実施される。ステップ1206において、第2のインダクタは、第1のインダクタのセンタータップに結合され、ここで第2のインダクタは、第1のインダクタよりも小さい直径を有する。図12の方法は、上記のような図1から図10の回路、または他の好適な回路を使用して実施され得る。特定の要素が図12に示されるが、図12の要素または付加的な要素に関連する追加の詳細は、図1から図10の記載に見出すことができることを理解すべきである。
このため、新しく新規の利得段回路およびデータを転送する方法が記載されたことが分かる。開示された発明を組み込んだ多くの代替物および均等物の存在をがみられることを当業者は理解するであろう。結果として、本発明は、上述の例示的な実施形態によって限定されるものではなく、以下の請求項のみによって限定される。
詳細な説明
まず図1を見ると、第1の送受信器102と第2の送受信器104とを含む、データを送信するシステム100のブロック図が示される。第1の送受信器102は、一対の伝送線110および112によって第2の送受信器において受信器回路108に結合された送信器回路106を含む。送信器106の出力は、プルアップ抵抗114および116によってVCCなどの第1の基準電圧に結合される差動出力を含む。差動出力は、たとえば、一対の相補的なデータであり得る。受信器回路108は、プルダウン抵抗118および120によってアースなどの第2の基準電圧に結合される2つの入力において差動信号を受け取るように結合される。図1の送信器回路および受信器回路の出力がそれぞれプルアップ抵抗およびプルダウン抵抗に結合される一方、送信器回路の出力が代わりにプルダウン抵抗に結合され得ること、および受信器回路の入力が代わりにプルアップ抵抗に結合され得ることを理解すべきである。
データの双方向の転送を提供するために、第2の送受信器における送信器回路122は、一対の伝送線126および128によって第1の送受信器における受信器回路124に結合される。また、送信器122の出力は、プルアップ抵抗130および132によって基準電圧VCCに結合される差動出力を含む。受信器回路124は、プルダウン抵抗134および136によってアースに結合される2つの入力において差動信号を受け取るように結合される。図1のシステム100は、送受信器を有するシステムの一部の例である一方、以下により詳細に記載される受信器回路は、データを送信および受信する送受信器を有する任意のタイプのシステムにおいて実施され得ることを理解すべきである。
図2の拡大図に示されるように、インダクタ206はTコイルを含み、第1のインダクタ232および第2のインダクタ234はセンタータップ244において直列に結合され、第3のインダクタ236はセンタータップ244に結合される。第2のコイル212は、第1の端子246と第2の端子248との間に延在し、第1の端子246はセンタータップ238に結合される。キャパシタ214は、第2の端子248とアース(GND)との間に結合される。なお、インダクタ236は、回路内における物理要素ではないが、回路内の負のインダクタンスを模し、インダクタ212を介して正のインダクタンスを提供することによって負のインダクタンスを補償する(第1のインダクタ232と第2のインダクタ234との相互結合の結果として)ために含まれる。また、利得段回路200において実施される要素である抵抗器202とは異なり、抵抗器204および208は、インダクタの寄生性インピーダンスを表わす。インダクタ212は、インダクタ206のインダクタンスよりも小さいインダクタンスを有し得る。図4から図10により詳細に記載されるように、インダクタ212の小さいインダクタンスは、インダクタ206のコイルと比してインダクタ212のコイルの直径を小さくすることによって実現され得る。インダクタ206および212の実施は、図4から図10を参照してより詳細に記載される。さらに、インダクタ220は、上記のようにインダクタ206と同じ方法で実施される。インダクタ226はセンタータップ220に結合され、キャパシタ228はインダクタ226とアース(GND)との間に結合される。
マスタピンリスト1104を受けるように結合されるCAD機器1120は、接着ダイヤグラム1122および基板アートワーク1124を受け取る。CAD機器1120は、通信リンク1126によって接着機器1130に結合される。通信リンク1106および1126は、任意の有線もしくは無線通信リンクであり得る。他の図面を参照してより詳細に記載されるように、接着機器は、ダイからのワイヤボンドをウエハ1112からダイを受け取る基板1131へ概して提供する。ダイ/基板1132は、集積回路パッケージなどの仕上られた構成部品1136を作るパッケージング機器1134に結合される。図11のシステムは、集積回路パッケージを製造するために必要な様々な要素を提供するが、図11に示される要素は組み合わされ得ること、または追加の要素が提供され得ることを理解すべきである。任意の構成において、図11のシステムにより、図1の回路を実施するための金属層内の必要なトレース、特に図4から図10に示されるインダクタのループを作ることが可能となる。



  1. 集積回路において利得段を実施する回路であって、回路は、
    第1の複数の金属層における第1のインダクタと、
    第2の複数の金属層における第2のインダクタとを備え、前記第2のインダクタは前記第1のインダクタのセンタータップに結合され、
    前記第2のインダクタは、前記第1のインダクタの直径よりも小さい直径を有する、回路。

  2. 前記集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み、
    前記第1のインダクタは前記下部金属層の上方に位置する、請求項1に記載の回路。

  3. 前記第1のインダクタは、第1のコイルを前記第1のインダクタの底層上に含み、第2のコイル、第3のコイル、および第4のコイルを前記第1のインダクタの最上層上に含み、
    前記第3および第4のコイルは、前記第1および第2のコイルのトレースよりも小さい幅のトレースを有する、請求項1または2に記載の回路。

  4. 前記第2のコイルは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを有する、請求項3に記載の回路。

  5. 前記第1のコイルは複数の金属層を含む、請求項3に記載の回路。

  6. 前記利得段は、電流モード論理利得段を含み、
    前記第1のインダクタおよび前記第2のインダクタは、データの相補対のうちの第1のデータを送信するように結合される、請求項1から5のいずれか1項に記載の回路。

  7. 前記第1の複数の金属層を含む第3のインダクタと、前記第2の複数の金属層を含み、前記第3のインダクタのセンタータップに結合される第4のインダクタとをさらに備え、
    前記第4のインダクタは、前記第3のインダクタの直径よりも小さい直径を有し、
    前記第3のインダクタおよび前記第4のインダクタは、前記データの相補対のうちの第2のデータを送信するように結合される、請求項6に記載の回路。

  8. 請求項1から7のいずれか1項に記載の回路を備える集積回路。

  9. 請求項8に記載の集積回路を備えるシステム。

  10. 集積回路において利得段を実施する方法であって、方法は、
    第1の複数の金属層において第1のインダクタを実施することと、
    第2の複数の金属層において第2のインダクタを実施することと、
    前記第2のインダクタを前記第1のインダクタのセンタータップに結合することとを備え、
    前記第2のインダクタは、前記第1のインダクタの直径よりも小さい直径を有する、方法。

  11. 前記集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み、
    第1のインダクタを実施することは、前記下部金属層の上方に前記第1のインダクタを形成することを含む、請求項10に記載の方法。

  12. 第1のインダクタを実施することは、第1のコイルを前記第1のインダクタの底層上に形成し、第2のコイル、第3のコイル、および第4のコイルを前記第1のインダクタの最上層上に形成することを含み、
    前記第3および第4のコイルは、前記第1および第2のコイルのトレースよりも小さい幅のトレースを有して形成される、請求項10に記載の方法。

  13. 第1のインダクタを実施することは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを含む第2のコイルを形成することを含む、請求項12に記載の方法。

  14. 第1のインダクタを実施することは、複数の金属層において前記第1のインダクタの前記第1のコイルを形成することを含む、請求項12に記載の方法。

  15. 第2の複数の金属層において第2のインダクタを実施することは、前記第1のインダクタの外側で前記第2のインダクタを実施することを含む、請求項10から14のいずれか1項に記載の方法。

 

 

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