スナップバッククランプ回路を較正し、動作するためのデバイスおよび方法

 

デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。少なくとも1つの実施形態では、スナップバッククランプ回路は、クランプトランジスタと、トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む。代替的には、または加えて、スナップバッククランプ回路は、クランプトランジスタのゲート端子をバイアスすることによってトリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスを含むことができる。別の特定の実施形態では、スナップバッククランプ回路を較正する方法が開示される。別の特定の実施形態では、集積回路を動作させる方法が開示される。

 

 

米国特許法第119条に基づく優先権の主張
[0001] 本出願は、その全体が参照により本明細書に組み込まれる2013年3月11日に出願された米国特許出願第13/794,268号の利益を主張するものである。
[0002] 本開示は、全体的には、電子デバイスに関し、より具体的には、スナップバッククランプ回路を含む電子デバイスに関する。
[0003] 技術の進歩は、より小さく、より強力な電子デバイスをもたらした。たとえば、現在、小型で、軽量で、ユーザによって容易に搬送され得る、携帯ワイヤレス電話と、携帯情報端末(PDA)と、ページングデバイスとを含む、様々な携帯電子デバイスが存在する。セルラ電話およびワイヤレスインターネットプロトコル(IP)電話のような特定の電子デバイスは、ワイヤレスネットワークを介して、音声と、データパケットとを通信することができる。さらに、多くのそのような電子デバイスは、その中に組み込まれている他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、また、デジタルスチルカメラと、デジタルビデオカメラと、デジタルレコーダと、オーディオファイルプレーヤとを含むことができる。また、ワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。そのように、ワイヤレス電話および他の電子デバイスは、集積回路を使用して実現され得る重要なコンピューティング能力を含むことができる。
[0004] 電子デバイスに関連付けられた電源電圧の変動は、電子デバイスを損傷する、または電子デバイスの動作を変更する可能性がある。たとえば、電源電圧に関連付けられた「グリッチ(glitch)」は、集積回路のような電子デバイスの構成要素を潜在的に破損する可能性がある電源電圧の「スパイク」を引き起こす可能性がある。別の例として、静電放電(ESD)は、物体または人から電子デバイスへの電荷の移動に起因して発生する可能性がある。ESDは、集積回路の動作をひどく変化させる可能性があり、または、(たとえば、集積回路のトランジスタのゲート酸化層を破損することによって)集積回路に損傷を引き起こす可能性があり、それによって、集積回路を利用する電子デバイスに損傷を与える。
[0005] 特定のデバイスは、トリガ電圧レベルを超える電源電圧に応答して、電源電圧を「クランプ」することによって、特定の動作範囲内に電源電圧を維持するために、クランプ回路を利用することができる。たとえば、「大きなFET」クランプ回路のような電界効果トランジスタ(FET)クランプ回路は、トリガ電圧レベルを超える電源電圧に応答して、導電性になることができ、電流を分散させることができる。しかしながら、大きなFETクランプ回路は、遅い応答時間に関連付けられ得、したがって、特定の用途での電源グリッチ保護に適していない可能性がある。クランプ回路の別の例として、「スナップバック」クランプ回路は、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを超える電源電圧に応答して、電流を分散させるために、FETに関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果を利用することができる。特定の回路構成要素は、スナップバッククランプ回路に関連付けられた比較的大きな保持電圧(たとえば、クランプ動作中にスナップバック回路が「スナップバック」する電圧)に耐えるように設計され得ないので、スナップバッククランプ回路は、いくつかの用途での静電放電(ESD)保護に適していない可能性がある。
[0006] 本開示の少なくとも1つの実施形態によるスナップバッククランプ回路は、較正され得るトリガ電圧レベルを有するスナップバッククランプ回路を含む。スナップバッククランプ回路の動作は、適切な範囲内(たとえば、ESDイベント中に特定の回路構成要素に損傷を与えないように十分に低い)に較正(たとえば低く)され得るトリガ電圧レベルに応答してクランプしつつ、スナップバッククランプ回路に関連付けられた高速応答時間を有利に組み込むことができ、したがって、電源グリッチ抑制とESD保護の両方を可能にする。たとえば、トリガ電圧レベルは、スナップバッククランプ回路に関連付けられた選択されたボディ−接地間抵抗に基づいて、スナップバッククランプ回路に印加されるゲート−ソース間電圧に基づいて、またはそれらの組み合わせで較正され得る。特定の例示的な実施形態では、スナップバッククランプ回路は、集積回路内に含まれ、トリガ電圧レベルは、以下にさらに説明されているように、集積回路(または、その一部)に供給する電源電圧に関連付けられたオフチップトレースインダクタンスによって引き起こされる電源グリッチに基づいて較正される。
[0007] 例示するために、デバイスは、スピーカを駆動するD級増幅器を有する集積回路を含むことができる。D級増幅器は、高周波方形波信号(たとえば、オーディオ信号を符号化する600キロヘルツ(kHz)方形波信号)を生成するように構成され得る。D級増幅器は、方形波信号を生成するために、すばやくオンとオフに「スイッチング」され得る。より高速のスイッチングは、より良好な性能(たとえば、より良好な信号解像度、より少ない高調波歪み、またはそれらの組み合わせ)に関連付けられ得る。しかしながら、高周波方形波信号を生成するために、トランジスタをすばやくオンとオフにスイッチングすることは、D級増幅器によって引き出される電流の量の変化に応答して、オフチップトレースインダクタンスに電圧を出力させることなどによって、増幅器電源にスパイクまたは「グリッチ」を引き起こす可能性がある。電源電圧グリッチは、デバイスに、弱い損傷(たとえば、増加された高調波歪みのような、低下された性能)または強い損傷(たとえば、電源グリッチに関連して動作するように設計されていない低電力構成要素への損傷のような、ハードウェアの損傷)を引き起こす可能性がある。少なくとも1つの実施形態では、プログラム可能なスナップバッククランプ回路は、以下にさらに説明されているように、増幅器電源でのグリッチを抑制するために、トレースインダクタンスに基づいて(たとえば、スナップバッククランプ回路のトリガ電圧レベルを較正することによって)較正され得る。
[0008] 特定の実施形態では、デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。スナップバッククランプ回路は、クランプトランジスタと、プログラム可能な抵抗部分とを含む。プログラム可能な抵抗部分は、トリガ電圧レベルを較正するための制御信号に応答する。
[0009] 別の特定の実施形態では、デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。スナップバッククランプ回路は、クランプトランジスタと、プログラム可能なバイアスデバイスとを含む。プログラム可能なバイアスデバイスは、クランプトランジスタのゲート端子をバイアスすることによって、トリガ電圧レベルを較正するように構成されている。
[0010] 別の特定の実施形態では、スナップバッククランプ回路を較正する方法が開示される。方法は、トリガ電圧レベルをさらに較正するための制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更し、プログラム可能なバイアスデバイスに基づいてクランプトランジスタのゲート端子をバイアスすることによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することを含む。
[0011] 別の特定の実施形態では、装置は、トリガ電圧レベルに基づいて電源電圧をクランプするための手段を含む。装置は、トリガ電圧レベルを較正するための手段をさらに含む。トリガ電圧レベルを較正するための手段は、電源電圧をクランプするための手段の入力ノードをバイアスするための手段と、電源電圧をクランプするための手段に関連付けられたボディ−接地間抵抗を変更するための手段とを含む。
[0012] 別の特定の実施形態では、非一時的なコンピュータ可読媒体は、プロセッサによって実行可能な命令を記憶している。命令は、スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、スナップバッククランプ回路のトリガ電圧レベルを較正するために、プロセッサによって実行可能である。
[0013] 別の特定の実施形態では、集積回路は、トリガ電圧レベルを有するスナップバッククランプ回路を含む。トリガ電圧レベルは、スナップバッククランプ回路のプログラムされたバイアスデバイス、スナップバッククランプ回路のプログラムされたボディ−接地間の抵抗、またはそれらの組み合わせに基づいて決定される。スナップバッククランプ回路は、静電放電(ESD)イベント中に、トリガ電圧レベルを超える電源電圧に応答して、電源電圧をクランプするように構成される。スナップバッククランプ回路は、集積回路のグリッチ抑制とESD保護とを可能にする。
[0014] 別の特定の実施形態では、集積回路を動作させる方法が開示される。方法は、静電放電(ESD)イベント中のトリガ電圧レベルを超える電源電圧に応答して、集積回路のスナップバッククランプ回路によって電源電圧をクランプすることを含む。トリガ電圧レベルは、スナップバッククランプ回路のプログラムされたバイアスデバイス、スナップバッククランプ回路のプログラムされたボディ−接地間の抵抗、またはそれらの組み合わせに応答して決定される。スナップバッククランプ回路は、集積回路のグリッチ抑制とESD保護とを可能にする。
[0015] 開示された実施形態のうちの少なくとも1つによって提供される1つの特定の利点は、電源電圧グリッチ抑制および静電放電(ESD)保護が、特定の用途に基づいて較正され得ることである。たとえば、以下にさらに説明されているように、スナップバッククランプ回路のトリガ電圧レベルは、スナップバッククランプ回路を含む集積回路に結合されたオフチップ部分に関連付けられたトレースインダクタンスに基づいて較正され得る。したがって、トリガ電圧レベルは、各用途のためのトリガ電圧レベルを別々にあらかじめ較正する、または、様々な用途のための単一のトリガ電圧レベルをあらかじめ較正する代わりに、集積回路の製造後に較正され得る。加えて、以下にさらに説明されているように、トリガ電圧レベルは、スナップバッククランプが、電源電圧グリッチを抑制することと、ESDイベントに対して回路網を保護することの両方を可能にするように較正され得る。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明と、発明を実施するための形態と、特許請求の範囲とを含む本出願全体の再検討の後に明らかになるであろう。
[0016] スナップバッククランプ回路のトリガ電圧レベルを較正するための制御信号に応答するスナップバッククランプ回路を有するデバイスを含むシステムの図。 [0017] 図1のスナップバッククランプ回路の特定の例示的な実施形態の図。 [0018] 図1のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0019] 図1のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0020] 図1のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0021] 図1のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0022] 図1のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0023] 図1のスナップバッククランプ回路の一部の特定の例示的な実施形態の図。 [0024] スナップバッククランプ回路を較正し、動作させる方法の特定の例示的な実施形態のフローチャート。 [0025] スナップバッククランプ回路を含む通信デバイスのブロック図。
[0026] 図1は、デバイス100と較正回路網160(たとえば、コンピュータ)とを含むシステムの特定の例示的な実施形態を示す。較正回路網160は、プロセッサ164に結合されたメモリ162(たとえば、コンピュータ可読メモリ)を含む。メモリ162は、以下にさらに説明されているように、制御信号116を生成するためにプロセッサ164によって実行可能なトリガ電圧レベル較正命令166を記憶することができる。本明細書で使用される場合、メモリ162のようなメモリは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読み出し専用メモリ(ROM)、プログラマブル読み出し専用メモリ(PROM)、消去可能プログラマブル読み出し専用メモリ(EPROM)、電気的消去可能プログラマブル読み出し専用メモリ(EEPROM(登録商標))、レジスタ、ハードディスク、リムーバブルディスク、または任意の他の形態の非一時的な記憶媒体を含むことができる。
[0027] デバイス100は、オンチップ部分150(たとえば、集積回路)とオフチップ部分152(たとえば、デバイス100に関連付けられた電源回路網)とを含むことができる。オンチップ部分150は、スナップバッククランプ回路110を含む。図1のスナップバッククランプ回路110は、クランプトランジスタ112とプログラム可能な抵抗部分114とを含む。以下にさらに説明されているように、プログラム可能な抵抗部分114は、クランプトランジスタ112に関連付けられたボディ−接地間抵抗を変更するために較正され得る構成要素を含むことができる。代替的には、またはプログラム可能な抵抗部分114に加えて、スナップバッククランプ回路110は、以下にさらに説明されているように、クランプトランジスタ112をバイアスするために1つまたは複数のプログラム可能なバイアスデバイスを含むことができる。
[0028] スナップバッククランプ回路110は、電源電圧104(たとえば、約5.5ボルトの直流(DC)電圧を有する電源電圧)に応答する。スナップバッククランプ回路110は、「トリガ電圧レベル」に関連付けられ得る。たとえば、トリガ電圧レベルを超える電源電圧104の大きさに応答して、クランプトランジスタ112は、スナップバッククランプ回路110の動作に関連して以下にさらに説明されているように、電源電圧104の大きさが「保持」電圧まで下げられるまで、クランプトランジスタ112のボディ端子を介してグランドに電流をシャントすることによって、電源電圧104を「クランプする」(たとえば、制限する)ことを開始することができる。
[0029] オンチップ部分150は、さらに、電源電圧104によって給電される1つまたは複数の追加の構成要素を含むことができる。特定の実施形態では、オンチップ部分150は、さらに、電源電圧104によって給電される負荷124を含む。オンチップ部分150は、オンチップトレースインダクタンス118、120として図1に示されているように、トレースインダクタンス(たとえば、導電性チャネルの長さのような物理的な回路特性に起因する寄生インダクタンス)に関連付けられ得る。
[0030] オフチップ部分152は、デカップリングキャパシタ140(たとえば、電源電圧104の特定の周波数をフィルタリングするためのキャパシタ)のような、電源電圧104を生成するための回路網を含むことができる。デカップリングキャパシタ140は、それぞれ、ESL142とESR144として図1に例示的に示されている、等価直列インダクタンス(ESL)と等価直列抵抗(ESR)とに関連付けられ得る。オフチップ部分152は、オフチップトレースインダクタンス128、132として図1に例示的に示されている追加のトレースインダクタンスに関連付けられ得る。オフチップ部分152は、図1に示されているI/O構成要素125、126、127のような1つまたは複数の入力/出力(I/O)構成要素(たとえば、ピン)を介してオンチップ部分150に結合され得る。スナップバッククランプ回路110は、シリアルバス(図1には示されていない)のようなI/O構成要素を介して制御信号116に応答することができる。
[0031] スナップバッククランプ回路110の較正中のような動作中に、プロセッサ164は、スナップバッククランプ回路110に関連付けられたトリガ電圧レベルを較正するための制御信号116を生成するために、トリガ電圧レベル較正命令166を実行することができる。たとえば、プロセッサ164は、以下にさらに説明されているように、クランプトランジスタ112に関連付けられたボディ−接地間抵抗を変更することなどによってトリガ電圧レベルを較正するための制御信号116を生成するために、トリガ電圧レベル較正命令166を実行することができる。
[0032] プログラム可能な抵抗部分114は、制御信号116に応答するので、トリガ電圧レベルは、1つまたは複数のトレースインダクタンス118、120、128、132を補償するために、少なくとも部分的に較正され得る。たとえば、スナップバッククランプ回路110は、オンチップ部分150がオフチップ部分152に結合された後に較正され得るので、スナップバッククランプ回路110は、(たとえば、電源電圧104の変動に応答して電流を出力することによって)電源電圧104に「グリッチ」を引き起こす可能性があり、(たとえば、オンチップ部分150,オフチップ部分152、またはそれらの組み合わせに関連付けられたプロセス変動に起因して)オフチップ部分152にオンチップ部分150を結合したのちにのみ知られるオフチップトレースインダクタンス128、132のような、オフチップ寄生トレースインダクタンスを考慮してプログラム可能であり得る。特定の例では、電源電圧104の値は、電源電圧104と、したがってトレースインダクタンス118、120、128、132の大きさとに関連付けられた電源グリッチを検出するために、デバイス100の動作中に観察され得る。トリガ電圧レベルは、電源グリッチを補償するように調整され得る。したがって、トリガ電圧レベルは、有利には、(たとえば、制御信号116が1つまたは複数のトレースインダクタンス118、120、128、132の大きさに基づいてトリガ電圧レベルを較正するように、トリガ電圧レベル較正命令166を調整することによって)オフチップトレースインダクタンス128、132の大きさに基づいて較正され得る。加えて、トリガ電圧レベルが決定された後に、メモリ162は、トリガ電圧レベルに対応するデータを記憶することができる。データは、デバイス100に加えてさらなるデバイス(図1には示されていない)を較正するために、較正回路網160によってアクセスされ得る。
[0033] さらに説明するために、デカップリングキャパシタ140の位置(たとえば、オフチップ部分152の残りの部分に対するデカップリングキャパシタ140の位置)は、オフチップトレースインダクタンス128、132のインダクタンス値に影響を与える可能性があることが留意されるべきである。たとえば、デカップリングキャパシタ140をオンチップ部分150の比較的近くに配置することは、オフチップトレースインダクタンス128、132によって引き起こされる電源グリッチを減少させる可能性がある。しかしながら、デカップリングキャパシタ140の位置は、設計仕様(たとえば、デカップリングキャパシタ140とオンチップ部分150との間に配置されるべき他の構成要素によって決定され得るオフチップ部分152のレイアウト)によって制約される可能性がある。したがって、少なくとも1つの実施形態では、スナップバッククランプ回路110を使用するデバイス100の較正は、オンチップ部分150を含む集積回路の「テープアウト」製造段階の後、オフチップ部分152にオンチップ部分150を接続した後、プリント回路基板(PCB)とのデバイス100の統合の後、またはそれらの組み合わせの後などにデカップリングキャパシタ140の位置に基づいて決定されるトレースインダクタンス(たとえば、オフチップトレースインダクタンス128、132)に基づく動的な(たとえば、「組立後」または「現場での」)較正を可能にすることができる。
[0034] 本明細書で使用される場合、「較正」および「プログラミング」は、デバイスの製造中に発生する可能性がある(たとえば、制御信号116を介する)ワンタイムプログラマブル(OTP)ロジックを使用するような、不揮発性メモリ記憶および/または回路網のワンタイムプログラミングを指すことができる。本明細書で使用される「較正」および「プログラミング」は、また、「動的な」較正を可能にするために、制御信号116のような制御信号が(たとえば、集積回路のピンを介して、または別のデバイス構成要素を介して)デバイス動作中にアサートされることを示すことができる。特定の較正の例は、以下にさらに説明されている。
[0035] 図2は、図1のスナップバッククランプ回路110の特定の例示的な実施形態を示す。図2のスナップバッククランプ回路110の特定の構成要素および動作は、図1を参照して説明されているようなものであり得る。たとえば、図2のスナップバッククランプ回路110は、電源電圧104に応答し、クランプトランジスタ112を含む。クランプトランジスタ112は、プログラム可能な抵抗部分114に結合されている。プログラム可能な抵抗部分114は、制御信号116のような制御信号に応答する。
[0036] 図2の特定の例では、スナップバッククランプ回路110は、さらに、電流260を生成するように構成された電流源204と、電流260に応答するダイオードデバイス208(たとえば、ダイオード構成のトランジスタ)と、接地ノード222とを含む。図2に示されているように、クランプトランジスタ112は、ドレイン端子214と、ソース端子216と、ゲート端子218と、ボディ端子220とを含むことができる。ボディ端子220は、以下にさらに説明されているように、プログラム可能な抵抗部分114を介して接地ノード222に選択的に結合され得る。ゲート端子218は、ダイオードデバイス208に結合されている。ドレイン端子214は、電源電圧104に応答する。ソース端子216は、接地ノード222に結合されている。
[0037] 図2の例では、プログラム可能な抵抗部分114は、示されているように、複数の抵抗器と、対応する複数のスイッチ(たとえば、トランジスタ)とを含む。プログラム可能な抵抗部分114の複数の抵抗器は、クランプトランジスタ112のボディ端子220に結合されている。複数の抵抗器のうちの第1の抵抗器は、第1のスイッチに結合されており、複数の抵抗器のうちの第2の抵抗器は、第2のスイッチに結合されている。加えて、複数の抵抗器のうちの第3の抵抗器は、示されているように、第3のスイッチに結合されている。3つの抵抗器と、3つの対応するスイッチとが示されているが、3つよりも多くまたは3つ未満の抵抗器およびスイッチが、プログラム可能な抵抗部分114に含まれ得ることが理解されるべきである。
[0038] プログラム可能な抵抗部分114は、さらに、示されているように第4のスイッチに結合されている低抵抗経路(たとえば、「地絡(short-to-ground)」経路)を含むことができる。第4のスイッチは、ボディ端子220から接地ノード222までの「短絡」回路経路を作成するために有効にされ得る。第4のスイッチは、低抵抗経路を「開く」ために無効にされ得る(すなわち、低抵抗経路は、第4のスイッチが無効にされたとき、無効にされ得る)。したがって、低抵抗経路は、プログラム可能な抵抗部分114の抵抗を変更するために使用され得る。
[0039] 動作中、プログラム可能な抵抗部分114は、制御信号116に応答する。たとえば、制御信号116に応答して、プログラム可能な抵抗部分114のスイッチのうちの1つまたは複数は、選択され得る。選択された各スイッチは、スイッチに対応する特定の抵抗器に基づいて、プログラム可能な抵抗部分114に関連付けられた抵抗の増加、または、プログラム可能な抵抗部分114の抵抗の減少を可能にする。たとえば、第1のスイッチを有効にすることは、第1の抵抗器をボディ端子220と接地ノード222とに接続するように第1の抵抗器を切り替える。同様に、制御信号116は、第2の抵抗器をボディ端子220と接地ノード222との間に接続するように第2のスイッチ選択することができる。同様に、第3のスイッチは、第3の抵抗器をボディ端子220と接地ノード222との間に選択的に接続するように選択され得る。したがって、1つまたは複数の抵抗器は、ボディ端子220と接地ノード222との間に選択的に接続され得る。したがって、プログラム可能な部分114は、1つまたは複数の抵抗レベルに較正(すなわち、プログラム)され得る、ボディ端子220と接地ノード222との間のボディ−接地間抵抗を有する。複数の抵抗の各々の特定の抵抗値の選択と、並列の抵抗器の数と、有効にされるまたは無効にされるスイッチの特定の配置は、特定のボディ−接地間抵抗を選択するために組み合わされ得る。
[0040] プログラム可能な抵抗部分114の選択された抵抗に基づいて、特定のトリガ電圧は、クランプトランジスタ112のために較正され得る。すなわち、プログラム可能な抵抗部分114のボディ−接地間抵抗は、(たとえば、クランプトランジスタ112の寄生バイポーラ動作中にどれくらい多くの電流がボディ端子220から接地ノード222に消散され得るのかを決定することによって)クランプトランジスタ112のトリガ電圧レベルに影響を与えるので、プログラム可能な抵抗部分114のボディ−接地間抵抗を較正またはプログラムすることは、クランプトランジスタ112に関連付けられたトリガ電圧レベルを変更することができる。
[0041] 図2を参照して説明されているように、クランプトランジスタ112のトリガ電圧レベルを較正することは、「低すぎる」または「高すぎる」トリガ電圧レベルを設定することを回避しながら、電源グリッチ抑制とESD保護の両方を可能にすることができる。たとえば、クランプ回路は、典型的には、電流を消散することによって動作し、したがって、エネルギーを消費するので、トリガ電圧レベルを特定のレベルに較正することは、過剰にトリガしない、したがって、大量のエネルギーを消費しないのに十分な高さであると同時に、ESDイベントに対して保護するのに十分な低さのトリガ電圧レベルを提供することができる。したがって、スナップバッククランプ回路110の信頼性および効率は、調整され得る。さらに、(図9を参照してさらに説明されている)クランプトランジスタ112に関連付けられた寄生バイポーラ動作は、20〜30ピコ秒(ps)内のような電源グリッチに応答して比較的迅速に開始し、図2のスナップバッククランプ回路110は、電源グリッチだけでなくESDイベントに対して有利に保護することができる。
[0042] 代替的には、またはプログラム可能な抵抗部分114に加えて、トリガ電圧レベルは、クランプトランジスタ112に印加されるゲート−ソース間電圧に基づいて決定または調整され得る。クランプトランジスタ112のゲート−ソース間電圧は、図3を参照するなどして以下にさらに説明されているように、プログラム可能なバイアスデバイスによってバイアスされ得る。
[0043] 図3は、図1のスナップバッククランプ回路110の別の特定の例示的な実施形態を示す。図3のスナップバッククランプ回路110の特定の構成要素および動作は、図1と図2とを参照して説明されているようなものであり得る。たとえば、図3のクランプトランジスタ112は、電源電圧104に応答する。クランプトランジスタ112は、ゲート端子218とボディ端子220とを含む。プログラム可能な抵抗部分114は、制御信号116とダイオードデバイス208とに応答する。
[0044] 加えて、図3の特定の例では、スナップバッククランプ回路110は、プログラム可能なバイアスデバイスを含む。図3の例では、プログラム可能なバイアスデバイスは、電流360(たとえば、プログラム可能な電流源304を制御することによって較正され得る電流)を生成するように構成されたプログラム可能な電流源304(たとえば、可変電流源)を含む。本明細書で説明されているように、プログラム可能なバイアスデバイスは、制御信号116、別の制御信号、またはそれらの組み合わせのような、1つまたは複数の制御信号に応答することができる。図3のスナップバッククランプ回路110は、さらに、ダイオードデバイス208に結合された抵抗器316を含むことができる。
[0045] 動作中、プログラム可能な電流源304は、電流360を介してダイオードデバイス208をバイアスすることができる。ダイオードデバイス208は、電流360に応答してクランプトランジスタ112のゲート端子218をバイアスすることができる。クランプトランジスタ112のゲート端子218でのバイアス状態(たとえば、ゲート−ソース間電圧)は、クランプトランジスタ112に関連付けられたトリガ電圧レベルに影響を与えるので、プログラム可能な電流源304は、トリガ電圧レベルを較正するようにプログラムされ得る。
[0046] したがって、電流360の大きさは、トリガ電圧レベルを較正するために、特定のゲート−ソース間電圧にしたがってゲート端子218をバイアスするようにプログラムされ得る。加えて、トリガ電圧レベルは、さらに、プログラム可能な抵抗部分114に関連付けられたボディ−接地間抵抗をプログラムすることによって較正され得る。少なくとも1つの実施形態では、プログラム可能な抵抗部分114に関連付けられたボディ−接地間抵抗を増加させながら、クランプトランジスタ112のゲート−ソース間電圧を上昇させることによって、トリガ電圧レベルは、ESDイベントがスナップバッククランプ回路110によって消散され得るように低下され得る。
[0047] プログラム可能なバイアスデバイスおよびプログラム可能な抵抗部分114は、たとえば、特定の用途に応じて、別々に制御可能であり得、プログラム可能なバイアスデバイスとプログラム可能な抵抗部分114とのうちの一方または両方は、スナップバッククランプ回路110を較正するために利用可能であり得ることが理解されるべきである。特定の例示的な実施形態では、プログラム可能なバイアスデバイスとプログラム可能な抵抗部分114とのうちの一方は、トリガ電圧レベルの「粗い」調整として使用され、プログラム可能なバイアスデバイスとプログラム可能な抵抗部分114とのうちの他方は、トリガ電圧レベルの「細かい」調整として使用される。したがって、図3の特定の例は、「粗い」および「細かい」調整によってなどの、スナップバッククランプ回路110のトリガ電圧レベルのさらなる較正を可能にすることができる。
[0048] 図4は、図1のスナップバッククランプ回路110の別の特定の例示的な実施形態を示す。図4のスナップバッククランプ回路110の特定の構成要素および動作は、図1〜図3を参照して説明されているようなものであり得る。たとえば、図4のスナップバッククランプ回路110は、電源電圧104に応答し、クランプトランジスタ112と、ダイオードデバイス208と、電流源204と、制御信号116に応答するプログラム可能な抵抗部分114とを含む。クランプトランジスタ112は、ゲート端子218を含む。
[0049] 加えて、図4の特定の例では、スナップバッククランプ回路110は、プログラム可能なバイアスデバイスを含む。図4の例では、プログラム可能なバイアスデバイスは、プログラム可能な抵抗器416(たとえば、可変抵抗器のような、変更され得る抵抗を有する抵抗器)を含む。
[0050] 動作中、電流源204は、電流460を生成することによってダイオードデバイス208をバイアスすることができる。ダイオードデバイス208は、電流460に応答してクランプトランジスタ112のゲート端子218をバイアスすることができる。たとえば、プログラム可能な抵抗器416の選択された抵抗値に基づいて、ダイオードデバイス208がゲート端子218をバイアスするバイアス電流は、決定または調整され得る。したがって、クランプトランジスタ112のゲート端子218は、プログラム可能な抵抗器416の選択された抵抗値に基づいてバイアスされ得る。
[0051] ゲート端子218でのバイアス状態は、クランプトランジスタ112に関連付けられたトリガ電圧レベルに影響を与えるので、プログラム可能な抵抗器416の抵抗値の選択は、有利には、スナップバッククランプ回路110のスナップバック動作の較正を可能にすることができる。少なくとも1つの実施形態では、トリガ電圧レベルは、図8を参照してさらに説明されているように、スナップバッククランプ回路110を形成するために使用される基板の抵抗率の変動のような、プロセス変動を考慮して較正され得る。
[0052] 図5は、図1のスナップバッククランプ回路110の別の特定の例示的な実施形態を示す。図5のスナップバッククランプ回路110の特定の構成要素および動作は、図1〜図4を参照して説明されているようなものであり得る。たとえば、図5のスナップバッククランプ回路110は、電源電圧104に応答し、クランプトランジスタ112と、プログラム可能な電流源304と、ダイオードデバイス208と、プログラム可能な抵抗器416と、制御信号116に応答するプログラム可能な抵抗部分114とを含む。クランプトランジスタ112は、ゲート端子218を含む。
[0053] 加えて、図5の特定の例では、スナップバッククランプ回路110は、プログラム可能なバイアスデバイスを含む。図5のプログラム可能なバイアスデバイスは、プログラム可能な電流源304とプログラム可能な抵抗器416とを含む。
[0054] 動作中、プログラム可能な電流源304とプログラム可能な抵抗器416の各々は、電流560を生成することによってクランプトランジスタ112のゲート端子を選択的にバイアスするために較正され得る。たとえば、プログラム可能な電流源304とプログラム可能な抵抗器416とをプログラムすることによって、特定の値の電流560が提供され得る。電流560は、クランプトランジスタ112のゲート端子218をバイアスすることができるダイオードデバイス208をバイアスすることができる。スナップバッククランプ回路110のトリガ電圧レベルは、クランプトランジスタ112のゲート−ソース間電圧に関連するので、プログラム可能な電流源304とプログラム可能な抵抗416とを制御することは、スナップバッククランプ回路110のスナップバック動作のさらなる制御を可能にすることができる。
[0055] 図6は、図1のスナップバッククランプ回路110の別の特定の例示的な実施形態を示す。図6のスナップバッククランプ回路110の特定の構成要素および動作は、図1〜図5を参照するように説明され得る。たとえば、図5のスナップバッククランプ回路110は、電源電圧104に応答し、クランプトランジスタ112と、ダイオードデバイス208と、電流源204と、接地ノード222と、制御信号116に応答するプログラム可能な抵抗部分114とを含む。クランプトランジスタ112は、ゲート端子218とボディ端子220とを含む。
[0056] 図6に示されているように、図6のプログラム可能な抵抗部分114は、複数のトランジスタを含む。図6の特定の例では、複数のトランジスタは、4対のトランジスタを含み、トランジスタの対の各々は、制御信号116の特定の対応する値によって活性化される。特定の実施形態では、制御信号116は、マルチビットコード(たとえば、デジタルコード)を含む。たとえば、制御信号116は、第1のビットb0と第2のビットb1とを有する2ビットコードであり得る。
[0057] トランジスタの第1の対は、各々が論理的に高い値を有する第1のビット値b0と第2のビット値b1とによって活性化され得る。トランジスタの第2の対は、論理的に高い値を有する第1のビット値b0と、論理的に低い値を有する第2のビット値b1(すなわち、論理的に高い値を有する第2のビット値b1の補数)とによって活性化され得る。さらに、トランジスタの第3の対は、論理的に高い値を有する第1のビット値b0の補数と、論理的に高い値を有する第2のビット値b1とによって活性化され得る。図6に示されているように、トランジスタの第4の対は、第1のビット値b0の補数、および第2のビット値b1の補数が、各々、論理的に高い値を有するとき、活性化され得る。したがって、少なくとも1つの実施形態では、制御信号116のビット値の特定の組み合わせは、プログラム可能な抵抗部分114の複数のトランジスタの対応するサブセットを活性化する。図6の特定の例は、4対のトランジスタを示しているが、図6は、例示であり、他の構成は、本開示の範囲内であることが理解されるべきである。
[0058] 加えて、図6の特定の例では、トランジスタの対の各々は、それぞれの幅対長さ(W/L)比に関連付けられている。たとえば、図6の特定の実施形態では、トランジスタの第1の対は、トランジスタの第4の対に関連付けられた幅対長さ比の約8倍のそれぞれの幅対長さ比に関連付けられている。別の例として、トランジスタの第2の対は、トランジスタの第3の対に関連付けられたそれぞれの幅対長さ比の約2倍で、トランジスタの第4の対のそれぞれの幅対長さ比の約4倍であるそれぞれの幅対長さ比に関連付けられている。図6の特定の例は、特定の幅対長さ比を示しているが、図6は、例示であり、他の構成は、本開示の範囲内であることが理解されるべきである。
[0059] 動作中、制御信号116の特定の値は、ボディ端子220と接地ノード222との間の特定の抵抗を達成するために、プログラム可能な抵抗部分114のトランジスタの特定の対を活性化することができる。たとえば、トランジスタの第1の対は、トランジスタの第2の対よりも大きい幅対長さ比を有するので、トランジスタの第1の対は、トランジスタの第2の対に関連付けられた第2の抵抗よりも大きい第1の抵抗に関連付けられ得る。トランジスタの第1の対を選択することは、したがって、トランジスタの第2の対の選択と比較してより大きい電流がクランプトランジスタ112のボディ端子220から接地ノード222に流れることを可能にすることができる。したがって、クランプトランジスタ112に関連付けられたボディ−接地間抵抗は、プログラム可能な抵抗部分114と制御信号116とを介して制御され得る。したがって、スナップバッククランプ回路110のスナップバック動作に関連付けられたトリガ電圧レベルは、制御信号116を使用して較正され得る。
[0060] 図7は、図1のスナップバッククランプ回路110の別の特定の例示的な実施形態を示す。図7のスナップバッククランプ回路110の特定の構成要素および動作は、図1〜図6を参照して説明されているようなものであり得る。たとえば、図7のスナップバッククランプ回路110は、電源電圧104に応答し、クランプトランジスタ112と、制御信号116に応答するプログラム可能な抵抗部分とを含む。加えて、図7の特定の例では、スナップバッククランプ回路110は、プログラム可能な電流源304を含むプログラム可能なバイアスデバイスを含む。
[0061] さらに、図7の例では、プログラム可能な抵抗部分114は、各々がトランジスタのそれぞれの対に対応する3つの抵抗器を含む。プログラム可能な抵抗部分114のトランジスタの動作は、図6を参照して説明されているようなものであり得る。加えて、特定の用途に応じて、図7のプログラム可能な抵抗部分114の抵抗器は、示されているように抵抗器を含まない図6のプログラム可能な抵抗部分114に比べて、より大きいボディ−接地間抵抗のプログラミングを可能にすることができる。さらに、図7のプログラム可能な抵抗部分114は、「低抵抗」経路を含む。「低抵抗」経路の動作は、一般的に、図2を参照して説明されているようなものであり得る。
[0062] 動作中、プログラム可能なバイアスデバイス(たとえば、プログラム可能な電流源304)は、電流760を決定または調整するためにプログラムされ得る。電流760は、ダイオードデバイス208をバイアスすることができ、ダイオードデバイス208は、クランプトランジスタ112に関連付けられたゲート−ソース間電圧を決定することができ、したがって、スナップバッククランプ回路110に関連付けられたスナップバック動作の較正を可能にする。図7は、プログラム可能なバイアスデバイスがプログラム可能な電流源304を含むことを示しているが、さらなる実施形態によれば、プログラム可能なバイアスデバイスは、「固定」電流源、プログラム可能な抵抗器、「固定」抵抗を有する抵抗器、またはそれらの組み合わせを含むことができる。プログラム可能な抵抗部分114は、トリガ電圧レベルを(たとえば、クランプトランジスタ112の特定のボディ−接地間抵抗を可能にするようにトランジスタの1つまたは複数の対を選択することによって)さらに調整するようにプログラムされ得る。
[0063] 図8を参照すると、図1のスナップバッククランプ回路110の一部(たとえば、断面)の特定の例示的な実施形態が示されており、一般的に800と指定されている。図8に示されているように、クランプトランジスタ112の特定の構成要素および動作は、図1〜図7を参照して説明されているようなものであり得る。たとえば、スナップバッククランプ回路110の部分800は、クランプトランジスタ112と接地ノード222とを含む。クランプトランジスタ112は、ドレイン端子214と、ソース端子216と、ゲート端子218と、ボディ端子220とを含む。ドレイン端子214は、電源電圧104に応答する。ソース端子216は、接地ノード222に結合されている。
[0064] 図8の例では、スナップバッククランプ回路110の部分800は、抵抗器808(たとえば、ポリシリコン抵抗)とスイッチ816(たとえば、トランジスタ)とを含む。抵抗器808は、ボディ端子220に結合されており、以下にさらに説明されているように、ビット812(たとえば、論理的に高い値または論理的に低い値)がアサートされ(たとえば、論理的に高い値である)、スイッチ816を活性化したとき、接地ノード222に選択的に結合され得る。少なくとも1つの実施形態では、抵抗器808は、図2を参照して説明されている複数の抵抗器のうちの抵抗器のような、プログラム可能な抵抗部分114の抵抗器に対応する。ビット812は、制御信号116に、または、制御信号116の特定のビット値(たとえば、第1のビット値b0もしくは第2のビット値b1)に対応することができる。
[0065] 動作中、クランプトランジスタ112は、クランプトランジスタ112に関連付けられたトリガ電圧レベルに到達したゲート端子218とソース端子216との間のゲート−ソース間電圧に応答して、スナップバッククランプモードの動作に入ることができる。すなわち、クランプトランジスタ112は、ゲート−ソース間電圧がトリガ電圧レベルに到達したとき、(寄生バイポーラ接合トランジスタ(BJT)804として図8に例示的に示されている)寄生バイポーラ動作を開始することができる。クランプトランジスタ112の寄生バイポーラ動作は、また、本明細書では「寄生バイポーラ接合トランジスタ(BJT)効果」と呼ばれる。
[0066] ビット812がアサートされたとき、ボディ端子220は、(たとえば、スイッチ816を活性化することによって)抵抗器808を介して接地ノード222に結合される。したがって、寄生バイポーラ動作の間、ボディ端子220は、ビット812がアサートされたとき、接地ノード222に電流を放電することができる。ボディ端子220を介して接地ノード222に放電される電流の量は、抵抗器808の抵抗値によって較正され得る(すなわち、クランプトランジスタ112のトリガ電圧レベルは、ビット812のアサーションに基づいて調整され得る)。
[0067] ボディ端子220を介して放電される電流の量は、スナップバッククランプ回路110の部分800を含む集積回路に関連付けられた1つまたは複数のプロセス変動によって影響を与えられ得る。たとえば、集積回路に関連付けられた(基板抵抗率820として図8に例示的に示されている)基板抵抗率は、集積回路の設計仕様から逸脱する可能性がある。図8に例示的に示されているように、基板抵抗率820は、クランプトランジスタ112のボディ−接地間抵抗に影響を与える可能性があり、したがって、クランプトランジスタ112のトリガ電圧レベルと動作とを、設計仕様から逸脱させる可能性があり、電源グリッチ、ESDイベント、またはそれらの組み合わせに対する集積回路の感受性を潜在的に引き起こす。ビット812に基づいてスイッチ816を選択的に活性化することによって、クランプトランジスタ112のボディ−接地間抵抗(および、トリガ電圧レベル)は、設計仕様から逸脱する基板抵抗率820のようなプロセス変動を補償するように調整され得る。理解されることになるように、本明細書で説明されている他の較正技術は、また、そのようなプロセス変動を補償するためにトリガ電圧レベルを調整するために使用され得る。
[0068] 図8の特定の例は、単一の抵抗器(すなわち、抵抗器808)に結合されたボディ端子220を示しているが、ボディ端子220は、1つまたは複数の追加の抵抗器、(たとえば、図6および図7を参照して説明されているように)1つまたは複数のトランジスタ、またはそれらの組み合わせに結合され得ることが理解されるべきである。1つもしくは複数の抵抗器および/または1つもしくは複数のトランジスタのいずれかは、ビット812に、図8には示されていない1つもしくは複数の追加のビットに、制御信号116に、別の信号に、または、それらの組み合わせに応答することができる。
[0069] 抵抗器808の特定の抵抗を選択すること、プログラム可能なバイアスデバイスを使用してゲート端子218をバイアスすること、および/または、ビット812を(たとえば、制御信号116を介して)アサートすることによって、クランプトランジスタ112のクランプ動作は、較正され得る。クランプ動作は、スナップバッククランプ回路110の部分800の製造後(たとえば、スナップバッククランプ回路110の部分800を含む集積回路の製造後)にのみ知られる電源電圧104に関連付けられたトレースインダクタンスだけでなく、静電放電(ESD)イベントを考慮して較正され得る。
[0070] 図9を参照すると、方法の特定の例示的な実施形態が示されており、一般的に900で指定されている。方法900は、図1〜図7を参照して説明されているスナップバッククランプ回路110の特定の実施形態のいずれかで、もしくはそれによって、図8を参照して説明されているスナップバッククランプ回路110の部分800で、またはそれらの組み合わせで実行され得る。
[0071] 方法900は、910で、制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路110に関連付けられたトリガ電圧レベルを較正することを含む。クランプトランジスタは、クランプトランジスタ112に対応することができる。制御信号は、制御信号116、ビット812、またはそれらの組み合わせに対応することができる。
[0072] 方法900は、さらに920で、トリガ電圧レベルをさらに較正するように、(たとえば、ダイオードデバイス208のようなダイオードデバイスを介して)クランプトランジスタのゲート端子をバイアスするために、スナップバッククランプ回路110のプログラム可能なバイアスデバイスをプログラムすることを含む。ゲート端子は、ゲート端子218に対応することができる。プログラム可能なバイアスデバイスは、プログラム可能な電流源304、プログラム可能な抵抗器416、またはそれらの組み合わせを含むことができる。
[0073] 方法900は、さらに930で、スナップバッククランプ回路110を含み、静電放電(ESD)イベント中にトリガ電圧レベルを超える電源電圧に応答する集積回路の動作中、スナップバッククランプ回路110によって電源電圧をクランプすることを含む。トリガ電圧レベルは、プログラム可能なバイアスデバイス、プログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定される。スナップバッククランプ回路は、グリッチ抑制(たとえば、図1を参照して説明されているように、電源電圧104に関連付けられたグリッチの抑制)と、集積回路のESD保護とを可能にする。
[0074] トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプすることは、グリッチ抑制と集積回路の静電放電(ESD)保護とを可能にすることができる。たとえば、図1を再び参照すると、トレースインダクタンス128が電圧を出力するときのような、電源電圧104のグリッチに応答して、スナップバッククランプ回路110は、電源電圧104に関連付けられた電源グリッチを抑制するために、スナップバックモードの動作に入ることができる。トリガ電圧レベルは、トレースインダクタンス118、120、128、132のいずれかに少なくとも部分的に基づいて較正され得る。
[0075] 図10を参照すると、通信デバイスの特定の例示的な実施形態のブロック図が示されており、一般的に1000で指定されている。図10の例では、通信デバイス1000は、スナップバッククランプ回路110を含む。図10のスナップバッククランプ回路110は、一般的に1064で指定されている、プログラムされたバイアスデバイス、プログラムされた抵抗部分、またはそれらの組み合わせを含む。プログラムされたバイアスデバイスは、プログラミング後の1つまたは複数のプログラム可能な電流源304、プログラミング後のプログラム可能な抵抗器416、またはそれらの組み合わせに対応することができる。プログラムされた抵抗部分は、プログラミング後のプログラム可能な抵抗部分114、ビット812がアサートされたときの抵抗器808、またはそれらの組み合わせに対応することができる。スナップバッククランプ回路110は、通信デバイス1000の構成要素のいずれかに結合され得る。たとえば、通信デバイス1000の1つまたは複数の構成要素は、スナップバッククランプ回路110に結合され得、図1の負荷124に対応することができる。
[0076] 図10のスナップバッククランプ回路110は、電源電圧104に応答する。電源電圧104は、電源回路網1048に結合された電源1044によって生成され得る。電源回路網1048は、図1のデカップリングキャパシタ140を含むことができる。電源1044および電源回路網1048は、図1のオフチップ部分152に対応することができる。
[0077] 通信デバイス1000は、デジタル信号プロセッサ(DSP)のようなプロセッサ1010を含むことができる。プロセッサ1010は、メモリ1032(たとえば、非一時的なコンピュータ可読媒体)に結合され得る。メモリ1032は、プロセッサ1010によって実行可能な命令1058を記憶することができる。メモリ1032は、プロセッサ1010にアクセス可能なデータ1056を記憶することができる。
[0078] 図10は、また、プロセッサ1010とディスプレイ1016とに結合されたディスプレイコントローラ1026を示す。符号器/復号器(コーデック)および/またはスピーカドライバ(たとえば、図1の負荷124に対応することができるD級スピーカドライバ)のようなオーディオ処理回路網1034は、また、プロセッサ1010に結合され得る。スピーカ1036およびマイクロフォン1038は、オーディオ処理回路網1034に結合され得る。図10は、また、ワイヤレスコントローラ1040がプロセッサ1010に結合され得、さらに、無線周波数(RF)インターフェース1046(たとえば、トランシーバ)を介してアンテナ1042に結合され得ることを示している。
[0079] 特定の実施形態では、スナップバッククランプ回路110、プロセッサ1010、ディスプレイコントローラ1026、メモリ1032、オーディオ処理回路網1034、およびワイヤレスコントローラ1040は、図9を参照して説明されている集積回路に対応することができるシステムインパッケージまたはシステムオンチップデバイス1022のような、集積回路に含まれ得る。図10の例では、スナップバッククランプ回路110は、グリッチ抑制(たとえば、電源1044に関連付けられたトレースインダクタンスによって引き起こされるグリッチのような、電源1044に関連付けられたグリッチの抑制)と、システムオンチップデバイス1022のESD保護とを可能にする。
[0080] 入力デバイス1030は、システムオンチップデバイス1022に結合され得る。さらに、特定の実施形態では、図10に例示されているように、ディスプレイ1016、入力デバイス1030、スピーカ1036、マイクロフォン1038、アンテナ1042、電源回路網1048、RFインターフェース1046、および電源1044は、システムオンチップデバイス1022の外部にある。しかしながら、ディスプレイ1016、入力デバイス1030、スピーカ1036、マイクロフォン1038、アンテナ1042、電源回路網1048、RFインターフェース1046、および電源1044の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス1022の構成要素に結合され得る。特定の例として、図10は、スピーカ1036が図1のI/O構成要素126を介してオーディオ処理回路網1034に結合され得ることを示している。さらに、図10のスナップバッククランプ回路110は、別のI/O構成要素(たとえば、ピン)を介してアサートされ得る制御信号116を介して較正され得る。たとえば、制御信号116は、スナップバッククランプ回路110をプログラムするために、(たとえば、通信デバイス1000の製造中に)一度アサートされ得る。特定の実施形態では、本明細書で説明されているスイッチ、トランジスタ、および/またはプログラム可能なデバイスは、1回較正され得るワンタイムプログラマブル(OTP)ロジックを含むことができる。代替的には、制御信号116は、通信デバイス1000の動作中にアサートされ得る。たとえば、デバイスの動作中、プロセッサ1010は、スナップバッククランプ回路110のスイッチ、トランジスタ、および/またはプログラム可能なデバイスをプログラムする(たとえば、活性化する、不活性化する、または較正する)ための制御信号116を生成するために、データ1056、命令1058、またはそれらの組み合わせにアクセスすることができる。
[0081] 説明されている実施形態に関連して、トリガ電圧レベルに基づいて電源電圧(たとえば、電源電圧104)をクランプするための手段(たとえば、クランプトランジスタ112)を含む装置が開示されている。装置は、さらに、トリガ電圧レベルを較正するための手段を含む。トリガ電圧レベルを較正するための手段は、電源電圧をクランプするための手段の入力ノード(たとえば、ゲート端子218)をバイアスするための手段(たとえば、プログラム可能な電流源304、プログラム可能な抵抗器416、またはそれらの組み合わせ)を含む。トリガ電圧レベルを較正するための手段は、さらに、電源電圧をクランプするための手段に関連付けられたボディ−接地間抵抗を修正するための手段(たとえば、プログラム可能な抵抗部分114、ビット812がアサートされたときの抵抗808、またはそれらの組み合わせ)を含む。
[0082] 前述の開示されているデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBER、など)に設計および構成され得る。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造するために、製造者(fabrication handler)に提供され得る。得られる製造物は、半導体ウェハを含み、半導体ウェハは、次いで、半導体ダイに切断され、半導体チップにパッケージ化される。そのような半導体チップは、プリント回路組立品(PCA)を形成するために、プリント回路基板(PCB)を使用するなどして、通信可能に結合され得る。PCAは、ワイヤレス電話のような電子デバイス内に統合され得る。
[0083] 当業者は、さらに、本明細書で開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組み合わせとして実現され得ることを理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能性の点から一般的に上記で説明されている。そのような機能性が、ハードウェアかプロセッサ実行可能命令のどちらで実現されるのかは、特定の用途と、システム全体に課される設計制約とに依存する。当業者は、説明されている機能性を各々の特定の用途のために様々な方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
[0084] 本明細書で開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはそれら2つの組み合わせで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読み出し専用メモリ(ROM)、プログラム可能な読み出し専用メモリ(PROM)、消去可能でプログラム可能な読み出し専用メモリ(EPROM)、電気的に消去可能でプログラム可能な読み出し専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、または、当該技術分野で公知の任意の他の形態の非一時的な記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、プロセッサに結合されている。代替案では、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に存在することができる。ASICは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替案では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内の個別の構成要素として存在することができる。
[0085] 開示されている実施形態の上記の説明は、当業者が開示されている実施形態を製作または使用することを可能にするために提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する可能な最も広い範囲を与えられるべきである。
[0085] 開示されている実施形態の上記の説明は、当業者が開示されている実施形態を製作または使用することを可能にするために提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する可能な最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
[書類名]特許請求の範囲
[C1]
トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む、デバイス。
[C2]
前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、C1に記載のデバイス。
[C3]
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、C2に記載のデバイス。
[C4]
前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、C3に記載のデバイス。
[C5]
前記制御信号が、マルチビットコードであり、前記第1のスイッチが、前記マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、C4に記載のデバイス。
[C6]
前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、C4に記載のデバイス。
[C7]
前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が、前記第1の幅対長さ比よりも大きい、C1に記載のデバイス。
[C8]
前記プログラム可能な抵抗部分が、前記第1のトランジスタが前記制御信号の第1のビット値によって活性化されたときに、第1の抵抗を有し、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によって活性化されたときに、第2の抵抗を有し、前記第1の抵抗が、前記第2の抵抗よりも大きい、C7に記載のデバイス。
[C9]
前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、C7に記載のデバイス。
[C10]
前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、C1に記載のデバイス。
[C11]
前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、C1に記載のデバイス。
[C12]
前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C1に記載のデバイス。
[C13]
前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能なバイアスデバイスをさらに備える、C1に記載のデバイス。
[C14]
前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいてさらに決定される、C13に記載のデバイス。
[C15]
前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、C13に記載のデバイス。
[C16]
前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、C13に記載のデバイス。
[C17]
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、ダイオードデバイスとを含み、前記ダイオードデバイスが、抵抗器に結合されている、C13に記載のデバイス。
[C18]
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、C13に記載のデバイス。
[C19]
トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスとを含む、デバイス。
[C20]
前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいて決定される、C19に記載のデバイス。
[C21]
前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、C19に記載のデバイス。
[C22]
前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、C19に記載のデバイス。
[C23]
前記プログラム可能なバイアスデバイスが、抵抗器に結合されたプログラム可能な電流源を含む、C19に記載のデバイス。
[C24]
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、C19に記載のデバイス。
[C25]
前記スナップバッククランプ回路が、前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能な抵抗部分をさらに含み、前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、C19に記載のデバイス。
[C26]
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、C25に記載のデバイス。
[C27]
前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、C26に記載のデバイス。
[C28]
前記第1のスイッチが、マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、C27に記載のデバイス。
[C29]
前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、C25に記載のデバイス。
[C30]
前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が前記第1の幅対長さ比よりも大きい、C25に記載のデバイス。
[C31]
前記プログラム可能な抵抗部分が、前記第1のトランジスタが第1のビット値によってゲートされたとき、第1の抵抗に関連付けられ、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によってゲートされたとき、第2の抵抗に関連付けられ、前記第1の抵抗が、前記第2の抵抗よりも大きい、C30に記載のデバイス。
[C32]
前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、C30に記載のデバイス。
[C33]
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、C25に記載のデバイス。
[C34]
前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、C19に記載のデバイス。
[C35]
前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C19に記載のデバイス。
[C36]
スナップバッククランプ回路を較正する方法であって、
制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することと、
前記トリガ電圧レベルをさらに較正するように前記クランプトランジスタのゲート端子をバイアスするために、前記スナップバッククランプ回路のプログラム可能なバイアスデバイスをプログラムすることとを備える、方法。
[C37]
前記ボディ−接地間抵抗を変更することが、前記制御信号に基づいて複数のトランジスタをゲートすることを含む、C36に記載の方法。
[C38]
プログラム可能な電流源でダイオードデバイスをバイアスすることによって、前記クランプトランジスタの前記ゲート端子をバイアスすることをさらに備える、C36に記載の方法。
[C39]
前記トリガ電圧レベルが、前記スナップバッククランプ回路を電源電圧に結合した後、較正される、C36に記載の方法。
[C40]
トリガ電圧レベルに基づいて電源電圧をクランプするための手段と、
前記トリガ電圧レベルを較正するための手段とを備え、前記トリガ電圧レベルを較正するための前記手段が、
前記電源電圧をクランプするための前記手段の入力ノードをバイアスするための手段と、
前記電源電圧をクランプするための前記手段に関連付けられたボディ−接地間抵抗を変更するための手段とを備える、装置。
[C41]
前記電源電圧をクランプするための前記手段が、クランプトランジスタを備え、前記入力ノードが、前記クランプトランジスタのゲート端子を備える、C40に記載の装置。
[C42]
スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、前記スナップバッククランプ回路のトリガ電圧レベルを較正するためにプロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体。
[C43]
前記制御信号が、マルチビットコードであり、前記マルチビットコードのビット値の第1の組み合わせが、前記プログラム可能な抵抗部分の複数のトランジスタの第1のサブセットを活性化し、前記マルチビットコードのビット値の第2の組み合わせが、前記複数のトランジスタの第2のサブセットを活性化する、C42に記載の非一時的なコンピュータ可読媒体。
[C44]
スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに基づいて決定されたトリガ電圧レベルを有する前記スナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、静電放電(ESD)イベント中に、前記トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されており、
前記スナップバッククランプ回路が、集積回路のグリッチ抑制とESD保護とを可能にする、集積回路。
[C45]
前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C44に記載の集積回路。
[C46]
集積回路の動作中に電源電圧をクランプする方法であって、
静電放電(ESD)イベント中に、トリガ電圧レベルを超える前記電源電圧に応答して、前記集積回路のスナップバッククランプ回路によって前記電源電圧をクランプすることを備え、
前記トリガ電圧レベルが、前記スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定され、
前記スナップバッククランプ回路が、前記集積回路のグリッチ抑制とESD保護とを可能にする、方法。
[C47]
前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C46に記載の方法。



  1. トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
    前記スナップバッククランプ回路が、クランプトランジスタと、前記トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む、デバイス。

  2. 前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、請求項1に記載のデバイス。

  3. 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、請求項2に記載のデバイス。

  4. 前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、請求項3に記載のデバイス。

  5. 前記制御信号が、マルチビットコードであり、前記第1のスイッチが、前記マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、請求項4に記載のデバイス。

  6. 前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、請求項4に記載のデバイス。

  7. 前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が、前記第1の幅対長さ比よりも大きい、請求項1に記載のデバイス。

  8. 前記プログラム可能な抵抗部分が、前記第1のトランジスタが前記制御信号の第1のビット値によって活性化されたときに、第1の抵抗を有し、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によって活性化されたときに、第2の抵抗を有し、前記第1の抵抗が、前記第2の抵抗よりも大きい、請求項7に記載のデバイス。

  9. 前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、請求項7に記載のデバイス。

  10. 前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、請求項1に記載のデバイス。

  11. 前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、請求項1に記載のデバイス。

  12. 前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項1に記載のデバイス。

  13. 前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能なバイアスデバイスをさらに備える、請求項1に記載のデバイス。

  14. 前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいてさらに決定される、請求項13に記載のデバイス。

  15. 前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、請求項13に記載のデバイス。

  16. 前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、請求項13に記載のデバイス。

  17. 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、ダイオードデバイスとを含み、前記ダイオードデバイスが、抵抗器に結合されている、請求項13に記載のデバイス。

  18. 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、請求項13に記載のデバイス。

  19. トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
    前記スナップバッククランプ回路が、クランプトランジスタと、前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスとを含む、デバイス。

  20. 前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいて決定される、請求項19に記載のデバイス。

  21. 前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、請求項19に記載のデバイス。

  22. 前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、請求項19に記載のデバイス。

  23. 前記プログラム可能なバイアスデバイスが、抵抗器に結合されたプログラム可能な電流源を含む、請求項19に記載のデバイス。

  24. 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、請求項19に記載のデバイス。

  25. 前記スナップバッククランプ回路が、前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能な抵抗部分をさらに含み、前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、請求項19に記載のデバイス。

  26. 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、請求項25に記載のデバイス。

  27. 前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、請求項26に記載のデバイス。

  28. 前記第1のスイッチが、マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、請求項27に記載のデバイス。

  29. 前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、請求項25に記載のデバイス。

  30. 前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が前記第1の幅対長さ比よりも大きい、請求項25に記載のデバイス。

  31. 前記プログラム可能な抵抗部分が、前記第1のトランジスタが第1のビット値によってゲートされたとき、第1の抵抗に関連付けられ、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によってゲートされたとき、第2の抵抗に関連付けられ、前記第1の抵抗が、前記第2の抵抗よりも大きい、請求項30に記載のデバイス。

  32. 前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、請求項30に記載のデバイス。

  33. 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、請求項25に記載のデバイス。

  34. 前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、請求項19に記載のデバイス。

  35. 前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項19に記載のデバイス。

  36. スナップバッククランプ回路を較正する方法であって、
    制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することと、
    前記トリガ電圧レベルをさらに較正するように前記クランプトランジスタのゲート端子をバイアスするために、前記スナップバッククランプ回路のプログラム可能なバイアスデバイスをプログラムすることとを備える、方法。

  37. 前記ボディ−接地間抵抗を変更することが、前記制御信号に基づいて複数のトランジスタをゲートすることを含む、請求項36に記載の方法。

  38. プログラム可能な電流源でダイオードデバイスをバイアスすることによって、前記クランプトランジスタの前記ゲート端子をバイアスすることをさらに備える、請求項36に記載の方法。

  39. 前記トリガ電圧レベルが、前記スナップバッククランプ回路を電源電圧に結合した後、較正される、請求項36に記載の方法。

  40. トリガ電圧レベルに基づいて電源電圧をクランプするための手段と、
    前記トリガ電圧レベルを較正するための手段とを備え、前記トリガ電圧レベルを較正するための前記手段が、
    前記電源電圧をクランプするための前記手段の入力ノードをバイアスするための手段と、
    前記電源電圧をクランプするための前記手段に関連付けられたボディ−接地間抵抗を変更するための手段とを備える、装置。

  41. 前記電源電圧をクランプするための前記手段が、クランプトランジスタを備え、前記入力ノードが、前記クランプトランジスタのゲート端子を備える、請求項40に記載の装置。

  42. スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、前記スナップバッククランプ回路のトリガ電圧レベルを較正するためにプロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体。

  43. 前記制御信号が、マルチビットコードであり、前記マルチビットコードのビット値の第1の組み合わせが、前記プログラム可能な抵抗部分の複数のトランジスタの第1のサブセットを活性化し、前記マルチビットコードのビット値の第2の組み合わせが、前記複数のトランジスタの第2のサブセットを活性化する、請求項42に記載の非一時的なコンピュータ可読媒体。

  44. スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに基づいて決定されたトリガ電圧レベルを有する前記スナップバッククランプ回路を備え、
    前記スナップバッククランプ回路が、静電放電(ESD)イベント中に、前記トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されており、
    前記スナップバッククランプ回路が、集積回路のグリッチ抑制とESD保護とを可能にする、集積回路。

  45. 前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項44に記載の集積回路。

  46. 集積回路の動作中に電源電圧をクランプする方法であって、
    静電放電(ESD)イベント中に、トリガ電圧レベルを超える前記電源電圧に応答して、前記集積回路のスナップバッククランプ回路によって前記電源電圧をクランプすることを備え、
    前記トリガ電圧レベルが、前記スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定され、
    前記スナップバッククランプ回路が、前記集積回路のグリッチ抑制とESD保護とを可能にする、方法。

  47. 前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項46に記載の方法。

 

 

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【選択図】図1
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