拡散長保護された回路および設計方法

著者らは特許

G06F17/50 - 計算機利用設計(静的記憶装置の試験的回路の設計のためのものG11C29/54)
H03K3/012 - 応答時間を改善または電力消費を減少するための発生器の変形
H03K3/037 - 双安定回路
H03K3/356 - 双安定回路

の所有者の特許 JP2016526301:

クゥアルコム・インコーポレイテッドQualcomm Incorporated

 

回路はパルスラッチ回路を含む。パルスラッチ回路は第1の複数のトランジスタを含む。第1の複数のトランジスタのうちの1つまたは複数は拡散長(LOD)保護される。

 

 

[0001]本開示は、概して、回路および回路を設計する方法に関する。
[0002]技術の進歩は、より小さく、より強力な電子デバイスをもたらした。たとえば、現在、ワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなど、様々なモバイルデバイスが存在する。モバイルデバイスは、小さく、軽量で、ユーザよって容易に携帯され得る。セルラー電話およびインターネットプロトコル(IP)電話などのワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含むことができる。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなど、ソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。したがって、ワイヤレス電話および他の電子デバイスは有意な計算能力を含むことができる。
[0003]集積回路はますますより多くのトランジスタを含む。たとえば、半導体プロセスがスケールダウンするにつれて、より多くのトランジスタが特定の半導体エリア中に作製され得、それにより、より小さく、より強力な電子デバイスが可能になり得る。しかしながら、いくつかの回路特性は、半導体プロセスに対して線形的に「スケーリング」しないことがある。たとえば、トランジスタ間の異なる物理的特性によって引き起こされる性能変動は、低減サイズ半導体プロセスの場合、特に、「整合した」トランジスタおよび/または正確な時間間隔を使用して動作するように設計された回路構成要素の場合、より顕著であり得る。そのような変動は、電子デバイスに関連する動作を変更し得(たとえば、駆動電流劣化)、半導体デバイスのレイアウトを生成する(たとえば、特定のエリアのための多数のトランジスタを含みながら回路設計パラメータに準拠するレイアウトを生成する)ための大きな課題を生じることがある。
[0004]本開示による集積回路は、ブリッジされた(たとえば、拡張された)酸化物オン拡散(OD:oxide-on-diffusion)「アイランド」を含み得る。OD領域のエッジにおいて形成されたトランジスタは、OD領域の中心にあるトランジスタと比較して異なるまたは「不整合」性能特性(たとえば、しきい値電圧および/またはドレイン電流)を呈し得るので、連続OD領域を形成するために複数のOD領域または「アイランド」をブリッジすることは、トランジスタ間の性能類似度を増加させ得る。たとえば、OD領域の端部におけるシャロートレンチ分離(STI:shallow trench isolation)エッジは中心トランジスタよりもエッジトランジスタに機械的に応力を加え、(たとえば、拡散長(LOD:length-of-diffusion)効果により)従来のデバイスにおいて性能不整合を潜在的に生じ得る。
[0005]集積回路のOD領域をブリッジすることによって、トランジスタ間の性能類似度の増加が達成され得、それにより集積回路の動作が改善され得る。例示のために、短いパルス幅(たとえば、約200ピコ秒)に基づいて動作するように設計されたパルスラッチ回路の場合、OD領域のエッジ領域および中心領域におけるトランジスタ間の性能差によって引き起こされる「不整合」が回避され得る。したがって、パルスラッチ回路は、変動制御、より高い駆動電流/より良い性能、より高い歩留まり、より正確なパルス幅制御、パルス幅のより緊密な分布、および/または他の望ましい性能特性を呈し得る。
[0006]OD領域を拡張することは、ダミーデバイスを作成することを含み得る。たとえば、OD領域を拡張することは、OD領域をポリシリコン(pSi)領域に接続させ、少なくとも1つの「ダミー」トランジスタを作成し得る。ダミートランジスタは、ゲートされて開かれ(たとえば、ソースドレイン短絡され)、電力端子または接地端子に結合され、(たとえば、接地に対して信号の特定の周波数を短絡または「減結合」することによって)ダミートランジスタを「減結合キャパシタ」として機能させ得、これは有利であり得る。代替実施形態によれば、ダミートランジスタは、ゲートされて閉じられ得、他の電気ノードに接続し得る。
[0007]特定の実施形態では、回路はパルスラッチ回路を含む。パルスラッチ回路は第1の複数のトランジスタを含む。第1の複数のトランジスタのうちの1つまたは複数は拡散長(LOD)保護される。
[0008]別の特定の実施形態では、方法は、回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することを含む。ギャップを識別することに応答して、プロセッサは、変更回路設計を生成するために回路設計にダミーデバイスを追加することによってギャップをブリッジする。
[0009]別の特定の実施形態では、方法は、複数のトランジスタを含むパルスラッチ回路において出力信号を生成することを含む。複数のトランジスタの各々は拡散長(LOD)保護される。
[0010]別の特定の実施形態では、コンピュータ可読記憶媒体は、回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することを含む動作を実施するためにプロセッサによって実行可能な命令を記憶する。上記動作は、ギャップを識別することに応答して、プロセッサによって、変更回路設計を生成するために回路設計にダミーデバイスを追加することによってギャップをブリッジすることをさらに含む。
[0011]別の特定の実施形態では、装置は、クロック信号に応答してパルス信号を生成するための手段を含む。本装置は、パルス信号に応答して出力信号を生成するための手段をさらに含む。出力信号を生成するための手段は、それぞれ拡散長(LOD)保護された複数のトランジスタを含む。
[0012]開示する実施形態のうちの少なくとも1つによって与えられる1つの特定の利点は、集積回路のトランジスタ間の性能類似度の増加である。たとえば、短いパルス幅(たとえば、約200ピコ秒)に基づいて動作するように設計されたパルスラッチ回路の場合、OD領域のエッジ領域および中心領域にあるトランジスタ間の性能差によって引き起こされる「不整合」が回避され得る。したがって、パルスラッチ回路は、変動制御、より高い駆動電流/より良い性能、より高い歩留まり、より正確なパルス幅制御、パルス幅のより緊密な分布、および/または他の望ましい性能特性を呈し得る。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明と、発明を実施するための形態と、特許請求の範囲とを含む、本出願全体を検討した後に明らかになろう。
[0013]回路設計の変更の特定の実施形態を示す図。 [0014]回路設計の変更の別の特定の実施形態を示す図。 [0015]パルスラッチ回路の特定の実施形態を示す図。 [0016]図3のパルスラッチ回路などの回路を設計する方法の特定の例示的な実施形態を示すフローチャート。 [0017]図3のパルスラッチ回路を動作させる方法の特定の例示的な実施形態を示すフローチャート。 [0018]図3のパルスラッチ回路を含むモバイルデバイスの特定の例示的な実施形態のブロック図。 [0019]図3のパルスラッチ回路を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図。
[0020]図1を参照すると、回路設計108を生成するためのシステムが示されており、全体的に100と称される。変更回路設計154を生成するための回路設計108の変更の後のシステムが示されており、全体的に150と称される。回路設計108は、コンピュータ104を使用して生成される。図1に示されているように、コンピュータ104は、メモリ112に結合されたプロセッサ116を含む。メモリ112は、プロセッサ116によって実行可能である命令120を記憶し得る。特定の実施形態では、回路設計108はコンピュータ104のディスプレイデバイスにおいて表示される。
[0021]回路設計108は、第1の酸化物オン拡散(OD)領域124(たとえば、拡散およびトランジスタゲート酸化物の隣接領域)と、第2のOD領域128とを含み得る。OD領域124、128は、回路設計108に基づいて作製されるべき集積回路の1つまたは複数のトランジスタに対応し得る。たとえば、回路設計108は、集積回路の少なくとも一部分の第1のレイアウトに対応し得、集積回路を設計するレイアウト段階中に生成され得る。
[0022]図1に示されているように、回路設計108におけるギャップ144は第1のOD領域124と第2のOD領域128とを分離する。特定の実施形態では、命令120は、OD領域124、128間のギャップ144を識別するためにプロセッサ116によって実行可能である。たとえば、命令120は、OD領域124、128を分離するギャップ144など、回路設計108のOD領域間のギャップを識別するために回路設計108に関連するデータを分析するために、プロセッサ116によって実行可能であり得る。命令120は、変更回路設計154を生成するためにギャップ144をブリッジするために、プロセッサ116によって実行可能であり得る。変更回路設計154は、集積回路の少なくとも一部分の第2のレイアウトに対応し得、集積回路を設計するレイアウト段階中に生成され得る。
[0023]変更回路設計154では、ギャップ144は、ブリッジされた(たとえば、連続)OD領域158を形成するためにブリッジされている。ブリッジされたOD領域158は、第1のOD領域124と第2のOD領域128とを含む。ブリッジされたOD領域158は、ギャップ144をブリッジしているダミーデバイス162をさらに含む(たとえば、ダミーデバイス162は、変更回路設計154を生成するために回路設計108に追加されている)。
[0024]以下でさらに説明するように、変更回路設計154を生成するためにギャップ144をブリッジすることは、変更回路設計154に基づいて生成される集積回路の性能を改善し得る。たとえば、ギャップ144を削除することによって、OD領域124、128の一方または両方の「エッジ領域」上にあるトランジスタの性能が、エッジ領域上にないトランジスタ、またはOD領域124、128の一方または両方の中心領域にあるトランジスタと比較して改善され得る。たとえば、シャロートレンチ分離(STI)領域(たとえば、「エッジ」トランジスタ)に近接したトランジスタは、図2に関してさらに説明するように、STI領域(たとえば、非エッジトランジスタ)に隣接しないトランジスタと比較してより多くの物理応力を受け得る。ギャップ144をブリッジすることは、拡散長(LOD)効果に関連する物理応力を軽減または低減し、回路性能を向上させ得る。
[0025]図2を参照すると、回路設計の特定の例示的な実施形態が示されており、全体的に200と称され、変更回路設計の特定の例示的な実施形態が示されており、全体的に250と称される。回路設計200、250は、それぞれ図1の回路設計100、150に対応し得、図1のコンピュータ104によって生成され得る。
[0026]回路設計200、250はそれぞれ、基板204、第1のOD領域208、第2のOD領域212および複数のポリシリコン(pSi)領域を含む。OD領域208、212は図1のOD領域124、128に対応し得る。図2の例では、複数のpSi領域は、第1のpSi領域216と、第2のpSi領域220と、第3のpSi領域224と、第4のpSi領域228とを含む。回路設計200、250はシャロートレンチ分離(STI)領域206をさらに含む。STI領域206はSTIエッジ210を有する(すなわち、STI領域206はSTIエッジ210によって第1のOD領域208から分離される)。代替的に、STI領域206の代わりに、フィールド酸化物領域が第1のOD領域208に隣接し得る(図2に図示せず)。
[0027]図2の例では、回路設計200は、第1のOD領域208と第2のOD領域212とを分離するギャップ244を含む。ギャップ244は図1のギャップ144に対応し得る。図2に示されているように、第1のODエッジ236と第2のODエッジ240とがギャップ244を画定する。特定の実施形態では、ギャップ244は、OD領域208、212を分離するSTI領域など、STI領域に対応する。
[0028]複数のpSi領域216、220、224、228の各々は、それぞれのpSi領域のエッジとOD領域208、212のうちの1つのエッジとの間のそれぞれの長さに関連し得る。たとえば、図2では、第1のpSi領域216は長さsa0に関連する。長さsa0はpSi領域216とSTIエッジ210との間の距離を示す。追加の例として、pSi領域220、224は、それぞれ、pSi領域220、224とODエッジ236、240との間の距離を示すそれぞれの長さsa1およびsa2に関連し得る。特定の実施形態では、距離sa0は、pSi領域216を含むトランジスタを作製するために使用される作製技術に関連する最小長など、しきい長よりも長い。したがって、本明細書で使用する、pSi領域216を含むトランジスタは、図3に関してさらに説明するように、「LOD保護」される。さらに、以下でさらに説明するように、ギャップ244は、変更回路設計250では、長さsa1、sa2を延長するために(たとえば、pSi領域220、224を含むトランジスタを作製するために使用される作製技術によって定義される最小長よりも長くなるように長さsa1、sa2を延長するために)ブリッジされ得る。本明細書で使用する「エッジ」は、エッジによって画定される2つの部分を接続するために(たとえば、エッジ236、240を削除するためにOD領域208、212を接続するために)材料(たとえば、ダミーデバイス248)を追加することによって「削除」される。
[0029]たとえば、変更回路設計250では、ダミーデバイス248はOD領域208、212の間に追加されている。ダミーデバイス248はダミートランジスタに対応し得る。たとえば、ダミーデバイス248は、ダミートランジスタのゲートに対応するpSi材料を含み得る。したがって、pSi材料を用いてOD領域208、212をブリッジすることによって、ダミートランジスタが形成され得る。さらに、たとえば、ダミーデバイス248を追加することは、ギャップ244を削除し、したがって変更回路設計250を生成するために回路設計200からODエッジ236、240を削除するので、長さsa1、sa2の各々は、ダミーデバイス248を追加することによって延長されている。本明細書で使用する「エッジ」は、エッジによって画定される2つの部分を接続するために(たとえば、エッジ236、240を削除するためにOD領域208、212を接続するために)材料(たとえば、ダミーデバイス248)を追加することによって「削除」され得る。
[0030]ダミーデバイス248を追加することによって、ODエッジ236、240に近接しているであろうpSi領域220、224を使用して形成されるトランジスタは、変更回路設計250においてエッジに隣接しない(すなわち、非隣接である)(たとえば、代わりにダミーデバイス248に近接する)。したがって、エッジデバイスは非エッジデバイスとは異なる性能を呈し得るので、ダミーデバイス248を追加することは、回路設計200に基づいて作製される集積回路に対して、変更回路設計250に基づいて作製される集積回路においてトランジスタ間の均一性を改善し得る。
[0031]図3を参照すると、パルスラッチ回路の特定の例示的な実施形態が示されており、全体的に300と称される。図3に示されているように、パルスラッチ回路300は、パルス生成器回路304とラッチ回路308とを含む。
[0032]ラッチ回路308は複数のLOD保護されたトランジスタを含む。たとえば、ラッチ回路308は、第1のLOD保護されたトランジスタ316と、第2のLOD保護されたトランジスタ320とを含む。本明細書で使用する「LOD保護された」は、トランジスタを作製するために使用される作製技術に関連する(たとえば、その作製技術によって定義される)最小長など、しきい長よりも長い(図2に関して説明したように)長さsaを有するトランジスタを示し得る。ラッチ回路308は、第1のダミーデバイス312および第2のダミーデバイス324など、1つまたは複数のダミーデバイスをさらに含む。ダミーデバイス312、324うちの1つまたは複数は、図1のダミーデバイス162、図2のダミーデバイス248、またはそれらの組合せに対応し得る。
[0033]パルス生成器回路304は、1つまたは複数のLOD保護されたトランジスタと1つまたは複数のダミーデバイスとを含む遅延経路328を含み得る。図3の特定の例では、遅延経路328は、第3のダミーデバイス332と、第3のLOD保護されたトランジスタ336と、第4のLOD保護されたトランジスタ340と、第4のダミーデバイス344とを含む。ダミーデバイス332、344うちの1つまたは複数は、図1のダミーデバイス162、図2のダミーデバイス248、またはそれらの組合せに対応し得る。パルスラッチ回路300において使用されるトランジスタおよびダミーデバイスの特定の数は、特定の適用例に依存し得、図3の特定の例に示されたものとは異なり得ることを諒解されたい。
[0034]動作中、パルス生成器回路304は、パルス信号352を生成するためのクロック信号348に応答する。ラッチ回路308は、パルス生成器回路304によって生成されたパルス信号352に応答し、データ信号356にさらに応答する。たとえば、ラッチ回路308は、パルス信号352によって決定された時間にデータ信号356をサンプリングし得る。パルス信号352に従って決定された時間にデータ信号356をサンプリングすることによって、ラッチ回路308は出力信号360(たとえば、約200ピコ秒(ps)のパルス幅を有するパルス)を生成し得る。
[0035]パルスラッチ回路300は正確なタイミングパラメータを必要とし得るので、パルスラッチ回路300は、パルスラッチ回路300を作製するために使用されるプロセスに関連するプロセス変動に反応し得る。たとえば、エッジデバイスは、図2に関して説明したように非エッジデバイスと比較して異なる性能を呈し得るので、ダミーデバイス312、324、332、344を含むことによって、パルスラッチ回路300の性能は、LOD保護されたトランジスタ316、320、336、340のいずれも、シャロートレンチ分離領域のエッジ(たとえば、図2のSTI領域206のSTIエッジ210)など、エッジに隣接しないことを保証することによって改善され得る。さらに、LOD保護されたトランジスタ316、320、336、340の各々の長さsaが、LOD保護されたトランジスタ316、320、336、340を作製するために使用される作製技術によって定義される最小長よりも長いことを保証することによって、LOD保護されたトランジスタ316、320、336、340間のプロセス変動がパルスラッチ回路300の性能に及ぼす影響は、トランジスタが最小長に従って作製されるデバイスと比較して低減され得る(たとえば、LOD保護されたトランジスタはより一様に「整合」され得る)。
[0036]図4Aを参照すると、方法の特定の例示的な実施形態が示されており、全体的に400と称される。方法400は、404において、回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することを含む。回路設計は、図1の回路設計108、図2の回路設計200、またはそれらの組合せに対応し得る。プロセッサは図1のプロセッサ116に対応し得る。
[0037]特定の例示的な実施形態では、ギャップは、回路設計に関連するレイアウト段階中に識別される。ギャップは、図1のギャップ144、図2のSTI領域206、図2のギャップ244、またはそれらの組合せに対応し得る。特定の例示的な実施形態では、ギャップを識別することは、STI領域のSTIエッジに近接した1つまたは複数のデバイスを識別することを含む。たとえば、図2のpSi領域216、220、224はそれぞれエッジ210、236、240に近接するので、プロセッサは、ギャップ(たとえば、ギャップ144、STI領域206、またはギャップ244)が、それぞれpSi領域216、220、224を含む第1、第2、および第3のデバイス(たとえば、第1、第2、および第3のトランジスタ)に隣接すると決定し得る。特定の例示的な実施形態では、プロセッサは、長さsa(たとえば、長さsa0、sa1およびsa2のうちの1つまたは複数)が(たとえば、作製プロセスに関連する最小長に等しい)しきい値よりも短いと決定することによってギャップを識別する。代替的にまたは追加として、プロセッサは、図2に関して説明したように、それぞれODエッジ236、240に隣接するpSi領域220、224を含むデバイス(たとえば、トランジスタ)を識別することによってなど、それぞれのエッジにそれぞれ近接した2つのデバイスを識別することによってギャップを識別し得る。
[0038]ギャップを識別することに応答して、方法400は、408において、変更回路設計を生成するために回路設計にダミーデバイスを追加することによって、プロセッサによってギャップをブリッジすることをさらに含む。変更回路は、図1の変更回路設計154、図2の変更回路設計250、またはそれらの組合せに対応し得る。特定の実施形態では、プロセッサは、しきい値を満たすために長さsaを増加させることによって、STIエッジを削除するために回路設計にダミーデバイスを追加することによって、またはそれらの組合せによってギャップをブリッジする。たとえば、プロセッサは、図2に関して説明したように長さsa0を延長し得る。代替的にまたは追加として、プロセッサは、図2のエッジ236、240を削除するために(たとえば、長さsa1およびsa2を延長するために)ダミーデバイス248を追加し得る。ダミーデバイスは、減結合キャパシタとして構成されたダミートランジスタなど、ダミートランジスタに対応し得る。たとえば、ダミートランジスタは、ゲートされて開かれ(たとえば、ソースドレイン短絡され)、電力端子または接地端子に結合され、接地に対して信号の特定の周波数を短絡または「減結合」することによってダミートランジスタを減結合キャパシタとして機能させ得る。
[0039]方法400は、(図4Aに示されていない)変更回路設計に従って集積回路を作製することをさらに含み得る。たとえば、集積回路は図3のパルスラッチ回路300を含み得る。集積回路の作製について図6に関してさらに説明する。
[0040]図4Aの方法400に従って変更回路設計を生成することによって、集積回路の電力消費および性能が改善され得る。たとえば、長さsaがそれまで延長されるしきい値は、特定の適用例に基づいて(たとえば、特定の適用例のために使用される作製プロセスに関連するプロセス変動に対する感度など、回路パラメータに基づいて)選択され得る。さらに、方法400は、OD領域間のギャップを「自動的に」識別するために回路パラメータを分析することによって、および変更回路設計を生成するためにそのようなギャップを自動的にブリッジすることによって、回路設計データの自動処理を可能にし得る。
[0041]図4Bを参照すると、図3のパルスラッチ回路を動作させる方法の特定の例示的な実施形態を示すフローチャートが示されており、全体的に450と称される。454において、クロック信号348はパルスラッチ回路300のパルス生成器回路304において受信される。パルスラッチ回路300は複数のトランジスタ(たとえば、LOD保護されたトランジスタ316、320、336、340)を含み、ここで、複数のトランジスタの各々はLOD保護される。458において、パルス信号352は、クロック信号348に基づいてパルス生成器回路304において生成される。
[0042]462において、データ信号356はパルスラッチ回路300のラッチ回路308において受信される。466において、出力信号360はパルスラッチ回路300において生成される。たとえば、出力信号360は、パルス信号352に基づいてデータ信号356をサンプリングすることによって生成され得る。出力信号360は、約200ピコ秒(ps)のパルス幅を有するパルスに対応し得る。
[0043]出力信号360は、LOD保護された複数のトランジスタを使用して生成されるので、出力信号360のパルス幅は、正確に決定され得、パルスラッチ回路300を作製するために使用されるプロセスに関連するプロセス変動を受けにくい。したがって、パルスラッチ回路300に関連する設計仕様により正確に対応するようにパルス幅を制御することによって、パルスラッチ回路300の性能は改善され得る。
[0044]図5を参照すると、モバイルデバイスの特定の例示的な実施形態のブロック図が示されており、全体的に500と称される。モバイルデバイス500はプロセッサ510を含む。プロセッサ510は、メモリ532(たとえば、非一時的コンピュータ可読媒体)など、コンピュータ可読記憶媒体に結合され得る。メモリ532は、プロセッサ510によって実行可能である命令554、プロセッサにとってアクセス可能であるデータ556、またはそれらの組合せを記憶し得る。
[0045]図5において、プロセッサはパルスラッチ回路(たとえば、図3のパルスラッチ回路300)を含む。パルスラッチ回路は複数のトランジスタを含み、ここで、複数のトランジスタの各々は拡散長(LOD)保護される。複数のトランジスタは、図3のLOD保護されたトランジスタ316、320、336、340を含み得る。特定の実施形態では、出力信号は、約200ピコ秒(ps)のパルス幅を有するパルスである。
[0046]図5はまた、プロセッサ510とディスプレイ528とに結合されたディスプレイコントローラ526を示す。コーダ/デコーダ(コーデック)534もプロセッサ510に結合され得る。スピーカー536およびマイクロフォン538がコーデック534に結合され得る。図5はまた、ワイヤレスコントローラ540がプロセッサ510に結合され得ることを示す。ワイヤレスコントローラは、トランシーバ550を介してアンテナ542にさらに結合され得る。カメラ546がカメラコントローラ590に結合され得る。カメラコントローラ590はプロセッサ510に結合され得る。
[0047]特定の実施形態では、プロセッサ510、メモリ532、ディスプレイコントローラ526、カメラコントローラ590、コーデック534、ワイヤレスコントローラ540、およびトランシーバ550は、システムインパッケージまたはシステムオンチップデバイス522など、集積回路中に含まれる。入力デバイス530および電源544がシステムオンチップデバイス522に結合され得る。
[0048]さらに、特定の実施形態では、図5に示されているように、ディスプレイ528、入力デバイス530、カメラ546、スピーカー536、マイクロフォン538、アンテナ542、および電源544はシステムオンチップデバイス522の外部にある。ただし、ディスプレイ528、入力デバイス530、カメラ546、スピーカー536、マイクロフォン538、アンテナ542、および電源544の各々は、インターフェースまたはコントローラになど、システムオンチップデバイス522の構成要素に結合され得る。
[0049]パルスラッチ回路はLOD保護されたトランジスタを含むので、出力信号のパルス幅は、正確に決定され得、回路を作製するために使用されるプロセスに関連するプロセス変動を受けにくい。したがって、システムオンチップデバイス522に関連する設計仕様により正確に対応するようにパルス幅を制御することによって、システムオンチップデバイス522の電力消費および性能は(たとえば、電源544から引き出される電流の量を節約することによって)改善され得る。
[0050]上記の開示したデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル(たとえばRTL、GDSII、GERBERなど)中に設計および構成され得ることを、当業者は諒解されよう。一部または全部のそのようなファイルは、そのようなファイルに基づいてデバイスを作製する作製ハンドラに与えられ得る。得られた製品は、半導体ダイに分離され、半導体チップにパッケージングされる、半導体ウエハを含む。半導体チップは、次いで、図6に関してさらに説明するようにデバイス(たとえば、モバイルデバイス500)において採用される。
[0051]図6を参照すると、物理デバイス情報602は、リサーチコンピュータ606においてなど、製造プロセス600において受信される。物理デバイス情報602は、半導体デバイスの少なくとも1つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報602は、リサーチコンピュータ606に結合されたユーザインターフェース604を介して入力される物理パラメータと、材料特性と、構造情報とを含み得る。物理デバイス情報602は、本明細書で説明する物理的構造に対応する物理デバイス情報を含み得る。リサーチコンピュータ606は、メモリ610など、コンピュータ可読媒体に結合された、1つまたは複数の処理コアなど、プロセッサ608を含む。メモリ610は、ファイルフォーマットに準拠し、ライブラリファイル612を生成するために、プロセッサ608に物理デバイス情報602を変換させるために実行可能であるコンピュータ可読命令を記憶し得る。
[0052]特定の実施形態では、ライブラリファイル612は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル612は、電子設計オートメーション(EDA)ツール620とともに使用するために与えられた半導体デバイスのライブラリを含み得る。
[0053]ライブラリファイル612は、メモリ(たとえば、メモリ112)に結合された、1つまたは複数の処理コアなど、プロセッサ(たとえば、プロセッサ116)を含む設計コンピュータ(たとえば、図1のコンピュータ104)においてEDAツール620と連携して使用され得る。EDAツール620は、コンピュータ104のユーザがライブラリファイル612を使用して回路を設計することを可能にするために、メモリ112においてプロセッサ実行可能命令として記憶され得る。たとえば、コンピュータ104のユーザは、コンピュータ104に結合されたユーザインターフェース624を介して回路設計情報622を入力し得る。回路設計情報622は、半導体デバイスの物理的性質を示し得、図1の回路設計108、図2の回路設計200、またはそれらの組合せに対応し得る。物理的性質は、レイアウト情報(たとえば、酸化物オン拡散(OD)領域、シャロートレンチ分離(STI)領域、フィールド酸化物領域、またはそれらの組合せの関係)、測位情報、機能サイズ情報、相互接続情報、または半導体デバイスの物理的性質を表す他の情報など、回路設計108、200の一方または両方の構造およびそれの関係を示し得る。コンピュータ104は、図1の変更回路設計108、図2の変更回路設計250、またはそれらの組合せを生成するために(たとえば、図1の命令120を実行することによって)物理的性質を分析し得る。たとえば、コンピュータ104は、上記で説明したように、変更回路設計108、変更回路設計250、またはそれらの組合せを生成するためにOD領域間の1つまたは複数のギャップを識別し、1つまたは複数のギャップをブリッジするために、レイアウト情報、測位情報、機能サイズ情報、相互接続情報、半導体デバイスの物理的性質を表す他の情報、またはそれらの組合せを分析し得る。
[0054]コンピュータ104は、ファイルフォーマットに準拠するために、変更回路設計108、変更回路設計250、またはそれらの組合せを含む、回路設計情報622を変換するように構成され得る。例示のために、ファイルフォーマットは、グラフィックデータシステム(GDSII)ファイルフォーマットなど、平面幾何学的形状、テキストラベル、および階層フォーマットにおける回路レイアウトに関する他の情報を表すデータベースバイナリファイルフォーマットを含み得る。コンピュータ104は、他の回路または情報に加えて、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522、またはそれらの任意の組合せを記述する情報を含むGDSIIファイル626など、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図3のパルスラッチ回路300と図5のシステムオンチップデバイス522とを含み、また、集積回路内の追加の電子回路と構成要素とを含む集積回路に対応する情報を含み得る。
[0055]GDSIIファイル626は、GDSIIファイル626中の変換された情報に従って、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522、またはそれらの任意の組合せを製造するために作製プロセス628において受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク632として示される、フォトリソグラフィ処理とともに使用されるべきマスクなど、1つまたは複数のマスクを作成するためにGDSIIファイル626をマスク製造業者630に与えることを含み得る。マスク632は、テストされ、代表的なダイ636などのダイに分離され得る1つまたは複数のウエハ634を生成するために作製プロセス中に使用され得る。ダイ636は、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522、またはそれらの任意の組合せを含む回路を含む。
[0056]ダイ636は、ダイ636が代表的なパッケージ640に組み込まれるパッケージングプロセス638に与えられ得る。たとえば、パッケージ640は、システムインパッケージ(SiP)構成など、単一のダイ636または複数のダイを含み得る。パッケージ640は、電子デバイス技術合同協議会(JEDEC:Joint Electron Device Engineering Council)規格など、1つまたは複数の規格または仕様に準拠するように構成され得る。
[0057]パッケージ640に関する情報は、コンピュータ646に記憶された構成要素ライブラリなどを介して、様々な製品設計者に配信され得る。コンピュータ646は、メモリ650に結合された、1つまたは複数の処理コアなど、プロセッサ648を含み得る。プリント回路板(PCB)ツールは、ユーザインターフェース644を介してコンピュータ646のユーザから受信されたPCB設計情報642を処理するために、メモリ650にプロセッサ実行可能命令として記憶され得る。PCB設計情報642は回路板上のパッケージングされた半導体デバイスの物理測位情報を含み得る。パッケージングされた半導体デバイスは、パッケージ640に対応し、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522、またはそれらの任意の組合せを含む。
[0058]コンピュータ646は、回路板上のパッケージングされた半導体デバイスの物理配置情報、ならびにトレースおよびビアなどの電気接続のレイアウトを含むデータをもつ、GERBERファイル652などのデータファイルを生成するためにPCB設計情報642を変換するように構成され得、ここで、パッケージングされた半導体デバイスは、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522、またはそれらの任意の組合せを含むパッケージ640に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有し得る。
[0059]GERBERファイル652は、ボードアセンブリプロセス654において受信され、GERBERファイル652内に記憶された設計情報に従って製造される代表的なPCB656などのPCBを作成するために使用され得る。たとえば、GERBERファイル652は、PCB製造プロセスの様々なステップを実施するために1つまたは複数の機械にアップロードされ得る。PCB656は、代表的なプリント回路アセンブリ(PCA)658を形成するために、パッケージ640を含む電子的構成要素でポピュレートされ得る。
[0060]PCA658は、製品製造プロセス660において受信され、第1の代表的な電子デバイス662および第2の代表的な電子デバイス664など、1つまたは複数の電子デバイス中に組み込まれ得る。例示的な、非限定的な例として、第1の代表的な電子デバイス662、第2の代表的な電子デバイス664、または両方は、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522がその中に組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータのグループから選択され得る。別の例示的な、非限定的な例として、電子デバイス662および664のうちの1つまたは複数は、モバイルフォンなどのリモートユニット、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メーター読取り機器などの固定ロケーションデータユニット、あるいはデータまたはコンピュータ命令を記憶するかまたは取り出す任意の他のデバイス、あるいはそれらの任意の組合せであり得る。特定の実施形態では、電子デバイス662および664は図5のモバイルデバイス500に対応する。
[0061]したがって、例示的なプロセス600に記載されているように、図3のパルスラッチ回路300、図5のシステムオンチップデバイス522、またはそれらの任意の組合せを含むデバイスが、作製され、処理され、電子デバイスに組み込まれ得る。図1〜図5に関して開示した実施形態の1つまたは複数の態様は、ライブラリファイル612、GDSIIファイル626、およびGERBERファイル652内など、様々な処理段階において含まれ、ならびにリサーチコンピュータ606のメモリ610、コンピュータ104のメモリ112、コンピュータ646のメモリ650、ボードアセンブリプロセス654においてなど、様々な段階において使用される1つまたは複数の他のコンピュータまたはプロセッサのメモリ(図示せず)に記憶され、さらに、マスク632、ダイ636、パッケージ640、PCA658、プロトタイプ回路またはデバイスなどの他の製品(図示せず)、あるいはそれらの任意の組合せなど、1つまたは複数の他の物理的実施形態に組み込まれ得る。物理デバイス設計から最終製品までの製造の様々な代表的な段階が示されているが、他の実施形態では、より少ない段階が使用されるか、または追加の段階が含まれ得る。同様に、プロセス600は、プロセス600の様々な段階を実施する単一のエンティティによってあるいは1つまたは複数のエンティティによって実施され得る。
[0062]特定の実施形態では、コンピュータ可読記憶媒体(たとえば、図1のメモリ112)は、回路設計(たとえば、回路設計108、回路設計200、またはそれらの組合せ)において、プロセッサによって、第1の酸化物オン拡散(OD)領域(たとえば、OD領域124、128、208、212のうちの1つ)と第2のOD領域(たとえば、OD領域124、128、208、212のうちの別のもの)との間のギャップ(たとえば、ギャップ144、ギャップ244、またはそれらの組合せ)を識別することを含む動作を実施するためにプロセッサ(たとえば、プロセッサ116)によって実行可能な命令(たとえば、命令120)を記憶する。動作は、ギャップを識別することに応答して、プロセッサによって、変更回路設計(たとえば、変更回路設計154、変更回路設計250、またはそれらの組合せ)を生成するために、回路設計にダミーデバイス(たとえば、ダミーデバイス162、248、312、324、332、344、またはそれらの組合せのうちのいずれか)を追加することによってギャップをブリッジすることをさらに含む。
[0063]特定の実施形態では、装置は、クロック信号(たとえば、クロック信号348)に応答してパルス信号(たとえば、パルス信号352)を生成するための手段(たとえば、パルス生成器回路304)を含む。装置は、パルス信号に応答して出力信号(たとえば、出力信号360)を生成するための手段(たとえば、ラッチ回路308)をさらに含む。出力信号を生成するための手段は、それぞれ拡散長(LOD)保護された複数のトランジスタ(たとえば、LOD保護されたトランジスタ336、340)を含む。
[0064]本明細書で使用する「酸化物オン拡散」は、基板の拡散領域と、拡散領域に隣接するトランジスタゲート酸化物領域とを指し得る。たとえば、「酸化物オン拡散」は、1つまたは複数のトランジスタのドレイン領域、ソース領域、およびバルク領域を形成する基板のドープ領域にと隣接する(たとえば、そのドープ領域と接触している)トランジスタゲート酸化物領域に加えて、そのドープ領域を指し得る。本明細書で使用する「LOD保護された」は、トランジスタを作製するために使用される作製技術に関連する(たとえば、その作製技術によって定義される)最小長など、しきい長よりも長い(図2に関して説明したように)長さsaを有するトランジスタを示し得る。
[0065]さらに、本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、上記では概して、それらの機能に関して説明した。そのような機能をハードウェアとして実装するか、プロセッサ実行可能命令として実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきではない。
[0066]本明細書で開示した実施形態に関して説明した方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気消去可能プログラマブル読取り専用メモリ(EEPROM(登録商標))、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD−ROM)、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は特定用途向け集積回路(ASIC)中に存在し得る。ASICはコンピューティングデバイスまたはユーザ端末中に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別構成要素として存在し得る。
[0067]開示した実施形態の上記の説明は、開示した実施形態を当業者が作成または使用することができるように行ったものである。これらの実施形態への様々な変更は当業者には容易に明らかになり、本明細書で定義した原理は本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書に示した実施形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴に一致する可能な最も広い範囲を与えられるべきである。
[0067]開示した実施形態の上記の説明は、開示した実施形態を当業者が作成または使用することができるように行ったものである。これらの実施形態への様々な変更は当業者には容易に明らかになり、本明細書で定義した原理は本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書に示した実施形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴に一致する可能な最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[書類名]特許請求の範囲
[C1]
第1の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第1の複数のトランジスタのうちの1つまたは複数が拡散長(LOD)保護される、を備える回路。
[C2]
前記パルスラッチ回路は、
クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
ここにおいて、前記パルス生成器回路が、前記第1の複数のトランジスタを含む遅延経路を含む、C1に記載の回路。
[C3]
前記ラッチ回路が、それぞれLOD保護された第2の複数のトランジスタを含む、C2に記載の回路。
[C4]
前記パルスラッチ回路が、シャロートレンチ分離(STI)エッジを有するSTI領域をさらに含み、ここにおいて、前記第1の複数のトランジスタのうちの少なくとも第1のトランジスタがポリシリコン(pSi)領域を含み、ここにおいて、前記pSi領域のエッジと前記STIエッジとの間の長さが、前記第1のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、C1に記載の回路。
[C5]
前記トランジスタの各々が前記パルスラッチ回路のSTI領域のシャロートレンチ分離(STI)エッジに隣接しない、C1に記載の回路。
[C6]
回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える方法。
[C7]
前記ダミーデバイスがダミートランジスタに対応する、C6に記載の方法。
[C8]
前記ダミートランジスタが減結合キャパシタとして構成される、C7に記載の方法。
[C9]
前記ギャップが前記回路設計のシャロートレンチ分離(STI)領域に対応する、C6に記載の方法。
[C10]
前記ギャップを識別することが、前記回路設計においてSTI領域の第1のシャロートレンチ分離(STI)エッジに近接した第2のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第1のSTIエッジを削除する、C6に記載の方法。
[C11]
前記STI領域の第2のSTIエッジに近接した第3のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第2のSTIエッジを削除する、C10に記載の方法。
[C12]
前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、C11に記載の方法。
[C13]
前記変更回路設計が、シャロートレンチ分離(STI)エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、C6に記載の方法。
[C14]
前記変更回路設計に従って回路を作製することをさらに備える、C6に記載の方法。
[C15]
複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長(LOD)保護される、を備える方法。
[C16]
前記出力信号が約200ピコ秒(ps)のパルス幅を有する、C15に記載の方法。
[C17]
クロック信号を受信することと、
前記クロック信号に基づいてパルス信号を生成することと、
データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、をさらに備える、C15に記載の方法。
[C18]
回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。
[C19]
前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、C18に記載のコンピュータ可読記憶媒体。
[C20]
クロック信号に応答してパルス信号を生成するための手段と、
前記パルス信号に応答して出力信号を生成するための手段とを備え、
ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長(LOD)保護された複数のトランジスタを含む、装置。
[C21]
前記パルス信号を生成するための前記手段がパルス生成器回路を含む、C20に記載の装置。
[C22]
前記パルス信号を生成するための前記手段が、それぞれLOD保護された第2の複数のトランジスタを含む、C20に記載の装置。
[C23]
前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、C20に記載の装置。
[C24]
前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、C20に記載の装置。



  1. 第1の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第1の複数のトランジスタのうちの1つまたは複数が拡散長(LOD)保護される、
    を備える回路。

  2. 前記パルスラッチ回路は、
    クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
    前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
    ここにおいて、前記パルス生成器回路が、前記第1の複数のトランジスタを含む遅延経路を含む、
    請求項1に記載の回路。

  3. 前記ラッチ回路が、それぞれLOD保護された第2の複数のトランジスタを含む、請求項2に記載の回路。

  4. 前記パルスラッチ回路が、シャロートレンチ分離(STI)エッジを有するSTI領域をさらに含み、ここにおいて、前記第1の複数のトランジスタのうちの少なくとも第1のトランジスタがポリシリコン(pSi)領域を含み、ここにおいて、前記pSi領域のエッジと前記STIエッジとの間の長さが、前記第1のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、請求項1に記載の回路。

  5. 前記トランジスタの各々が前記パルスラッチ回路のSTI領域のシャロートレンチ分離(STI)エッジに隣接しない、請求項1に記載の回路。

  6. 回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
    前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることと
    を備える方法。

  7. 前記ダミーデバイスがダミートランジスタに対応する、請求項6に記載の方法。

  8. 前記ダミートランジスタが減結合キャパシタとして構成される、請求項7に記載の方法。

  9. 前記ギャップが前記回路設計のシャロートレンチ分離(STI)領域に対応する、請求項6に記載の方法。

  10. 前記ギャップを識別することが、前記回路設計においてSTI領域の第1のシャロートレンチ分離(STI)エッジに近接した第2のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第1のSTIエッジを削除する、請求項6に記載の方法。

  11. 前記STI領域の第2のSTIエッジに近接した第3のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第2のSTIエッジを削除する、請求項10に記載の方法。

  12. 前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、請求項11に記載の方法。

  13. 前記変更回路設計が、シャロートレンチ分離(STI)エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、請求項6に記載の方法。

  14. 前記変更回路設計に従って回路を作製することをさらに備える、請求項6に記載の方法。

  15. 複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長(LOD)保護される、
    を備える方法。

  16. 前記出力信号が約200ピコ秒(ps)のパルス幅を有する、請求項15に記載の方法。

  17. クロック信号を受信することと、
    前記クロック信号に基づいてパルス信号を生成することと、
    データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、
    をさらに備える、請求項15に記載の方法。

  18. 回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
    前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることと
    を備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。

  19. 前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、請求項18に記載のコンピュータ可読記憶媒体。

  20. クロック信号に応答してパルス信号を生成するための手段と、
    前記パルス信号に応答して出力信号を生成するための手段とを備え、
    ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長(LOD)保護された複数のトランジスタを含む、
    装置。

  21. 前記パルス信号を生成するための前記手段がパルス生成器回路を含む、請求項20に記載の装置。

  22. 前記パルス信号を生成するための前記手段が、それぞれLOD保護された第2の複数のトランジスタを含む、請求項20に記載の装置。

  23. 前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、請求項20に記載の装置。

  24. 前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、請求項20に記載の装置。

 

 

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【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出
力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部の
データを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性
のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料と
して酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこの
トランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有してい
る。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート
容量あるいは別に用意した容量に書き込むことができる。
【選択図】図1
信号処理回路 // JP2016116230
【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記
憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反
転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子
と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。
上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用い
る。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなど
の記憶装置に用いる。
【選択図】図1
【課題】トランジスタのキャパシタンスの充電および放電による電力消費を低減させるシーケンシャル回路素子および方法を提供する。
【解決手段】シーケンシャル回路素子102において、クロック入力106におけるクロック信号がハイのとき、データ入力104におけるデータは、第1のデータパス112を通して出力108に伝搬でき、第2のデータパス114を通して、非クロックドデータ保持素子116に提供される。クロック信号がローであるとき、単一のクロックドトランジスタ110は、データ入力のデータが出力108に伝搬するのを防ぐ。さらに、非クロックドデータ保持素子は、以前に伝搬されたデータに関連する状態情報を保持し、出力におけるデータが変化しないように制御する。
【選択図】図1
【課題】複数のバスラインに結合された複数のドライバ回路を含むデバイス。
【解決手段】複数のドライバ回路の第1のドライバ回路は、複数のバスラインのうちの第1のバスラインに結合される。第1のドライバ回路は、ハイからローへの、入力信号の第1のデジタル値遷移に応答して、第1の遅延の後で遷移し、ローからハイへの、入力信号の第2のデジタル値遷移に応答して、第2の遅延の後で遷移する出力信号を生じるように構成されたスキュードインバータ、レベルシフタ、ラッチ、およびセンス増幅器のうちの1つを含む。第1の遅延は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延とは異なる。
【選択図】図1
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