Mos−バイポーラ素子

 

ドリフト領域(24)、n型ドリフト領域内に形成されたPウエル領域(20)、Pウエル領域(20)内に形成されたNウエル領域(22)、Nウエル領域(22)内に形成されたPベース領域(32)及びカソード領域(36)を有するクラスター化絶縁ゲートバイポーラトランジスタ(CIGBT)。1本以上のトレンチ(40)が素子に形成され、縦方向にドリフト領域(24)及び、必要に応じて、Pウエル領域(20)と交差し、横方向にベース領域(32)、Nウエル領域(22)及びPウエル領域(20)とも交差するように、構成される。トレンチ(40)の内表面上に絶縁膜が形成され、実質的にトレンチを埋め、ゲートを形成するように、絶縁膜上にゲート酸化物が形成される。

 

 

本発明はMOS−バイポーラ素子に関し、さらに詳しくは、クラスター化絶縁ゲートバイポーラトランジスタ(CIGBT)及びその作製のためのプロセスに関する。
従来、小電力用途及び中電力用途にはパワー金属酸化物電界効果トランジスタ(MOSFET)が用いられてきた。しかし、絶縁ゲートバイポーラトランジスタ(IGBT)が、そのより低いオン状態電力損失及びより大きい電流密度により、一層優れたスイッチング性能を可能にすることがわかってきた。IGBTの電力定格は徐々に大きくなっていて、高電圧直流(HDVC)インバータシステム及びトラクション伝導装置制御のような中電力用途においてサイリスタを置き換えると予想される。
MOSゲート型サイリスタ(MGT)素子は、より小さい順方向電圧降下及び改善された電流密度を示すから、トランジスタ型素子に対する有望な代替と見なされてきた。特許文献1に説明されるCIGBTは、全ての動作条件下で高アノード電圧からカソードセルを保護する独特のセルフクランピング機能をもつ、MOSゲート型サイリスタ素子である。このセルフクランピング機能は、高ゲートバイアス時の電流飽和も可能にし、低スイッチング損失も提供し、その低オン状態電圧及び高電圧遮断能力はCIGBTをIGBTへの代替として極めて好適にする。
国際公開第01/18876号
本発明の課題は、CIGBT技術を用いる、カソードセル構造及びその作製方法を提供することにある。
本発明にしたがえば、
第1及び第2の導電型の内の少なくとも1つのカソード領域がその中に配されていて、導電コンタクトによって相互に接続されている、第1の導電型のベース領域、
第2導電型の第1ウエル領域、
第1導電型の第2ウエル領域、
第2導電型のドリフト領域、
第1導電型のアノード領域、及び
アノードコンタクト、
を含む少なくとも1つのセルを有し、
それぞれのセルが第1ウエル領域内に配され、第1ウエル領域が第2ウエル領域内に配されている、
半導体素子が提供され、
素子は、縦方向で第2ウエル領域及びドリフト領域と交差し、横方向でベース領域及び第1ウエル領域と交差する、細長トレンチを有し、
絶縁膜がトレンチの内表面を実質的に覆うように設けられ、
ゲートがトレンチを実質的に埋めるように絶縁膜上に設けられ、
素子は、素子の動作中に、ベース領域と第1ウエル領域の間の接合における空乏領域が第1ウエル領域と第2ウエル領域の間の接合まで延びることができ、よって第1ウエル領域の電位をアノードコンタクトの電位のいかなる上昇からも実質的に絶縁するように構成される。
本発明の第1の実施形態例において、トレンチは横方向で第1ウエル及び第2ウエルと交差するように構成され、この場合、トレンチは、必要に応じて、第2ウエル領域の全厚を貫通してドリフト領域に延び込むことができるか、またはできない。したがって、トレンチは第2ウエル領域に必ずしも延び込めるとは限らないが、延び込む場合には、第2ウエル内で終端することができ、あるいは第2ウエルの全厚を貫通してドリフト領域に延び込むことができる。これは、例えば、所要の素子特性及びプロセス上の制約に依存する。
本発明にしたがえば、上で定めた半導体素子を作製する、
第2導電型の半導体層内に第2ウエル領域を、残余半導体層がドリフト領域を形成するように、形成する工程、
第2ウエル領域内に第1ウエル領域を形成する工程、
第1ウエル領域内にベース領域を形成する工程、及び
カソード領域を形成する工程、
を含む方法も提供し、方法はさらに、
細長トレンチを、縦方向で第2ウエル領域及びドリフト領域と交差し、横方向でベース領域及び第1ウエル領域と交差するように、形成する工程、
を含む。
本発明の一実施形態例において、方法はさらに、
複数の、請求項1に記載の半導体素子を一枚の半導体基板上に形成する工程、素子は1つ以上の実質的に平行な列をなして配置される、及び
それぞれのトレンチが縦方向で第2ウエル領域及びドリフト領域と交差し、横方向で少なくとも1つの半導体素子のベース領域及び第1ウエル領域と交差するように、半導体素子の1つ以上の列に実質的に直交して通る、実質的に平行な列をなす、複数本の細長トレンチを形成する工程、
を含む。
少なくとも1本のトレンチは横方向でそれぞれの半導体素子の第1ウエル領域及び第2ウエル領域と交差するように構成することができるが、それらのトレンチは第2のウエル領域の全厚を貫通しないことが好ましい。
方法はさらに、それぞれのトレンチの内表面上に絶縁層を形成する工程及びそれぞれのトレンチを実質的に埋めるように構成されたゲートを形成する工程を含むことができる。
本発明の一実施形態例において、それぞれの素子または少なくとも1つの素子列は作動するように構成することができる。
しかし、本発明の別の例においては、一部の素子だけが作動するように構成することができ、残余不作動素子はダミーセルと指定される。例えば、一つおきの素子列のそれぞれの素子は作動するように構成することができ、残余素子列の素子はダミーセルと指定される。
本発明の範囲は、実質的に平行な素子列をなして配置された、上に定められたような複数の半導体素子を有し、半導体素子列に実質的に直交する、実質的に平行な列をなして配置された複数本のトレンチを含み、それぞれのトレンチが、それぞれの素子列の素子の、縦方向で第2ウエル領域及びドリフト領域と交差し、横方向で少なくとも1つの半導体素子のベース領域、第1ウエル領域及び第2ウエル領域と交差するように構成されて、絶縁膜がトレンチの内の少なくとも1本の内表面を実質的に覆うように設けられ、ゲートが少なくとも1本のそのようなトレンチを実質的に埋めるように絶縁膜上に形成されている、半導体構造に及ぶ。
図1aは、本発明の一実施形態例にしたがう、カソード構造の簡略な部分前断面図である。 図1bは本発明の一実施形態例にしたがう、ダミートレンチを有するカソード構造の簡略な部分側断面図である。 図1cは複数のカソードセルをもつ構造の簡略な平面図である。 図2aは、本発明の一実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図2bは、本発明の別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図2cは、本発明のまた別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図2dは、本発明のまた別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図2eは、本発明のまた別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図2fは複数のカソードセルをもつ構造の、単一基板上に複数のカソードセルをどのようにしてまとめて構築できるかを説明する、平面図である。 図2gは、明確にするため、接続トレンチが省略されている、図2aの配置形状の平面図である。 図3aは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図3bは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図3cは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図3dは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図3eは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図3fは、トレンチの構成を説明するための、本発明の一実施形態例にしたがう素子の単セルの簡略な平面図である。 図4は本発明の一実施形態例にしたがう素子の相対ドーピングプロファイルを示す。 図5は、クラスターを接続するためのプレーナゲートの使用を示す、本発明の一実施形態例にしたがう構造を示す。
本発明の一実施形態例を、単なる例として、添付図面を参照してここで説明する。
図面の図1aを参照する。図1aでは、本発明の一実施形態例にしたがって作製されたセルの内部構造を説明するために、コンタクト層、アノード領域及びアノードコンタクトが、またカソード領域も、省略されている。したがって、図1aは、一般には単結晶シリコンの、半導体材料の基体の一部10を示す。素子は、上表面にカソードセルのパターンを設けるためにそれを通して拡散がなされるN型シリコンから作製された、NPT(非パンチスルー)素子である。PT(パンチスルー)技術及び/またはフィールドストップ(FS)技術も本発明の範囲内にある。
素子構造は、Pウエル20が拡散でつくり込まれるNドリフト領域24を有する。素子は、Pウエル内に垂直方向にも水平方向にも広がり、したがって、使用において、主電流経路内に広がるであろう、P領域20bを残すように、Pウエル20内に拡散でつくり込まれるNウエル22をさらに有する。領域20bはMOSFETゲート140が上に重なるチャネルを与える。図1a,1b及び1cにおいて、ゲート酸化物は黒地で示される。
Nウエル22内に、カソードセルのクラスターが、トレンチで分離されて、設けられる。それぞれのセルは構造が同じであり、よってそれらの内の1つだけが詳細に説明される。すなわち、それぞれのセルはNウエル22内に拡散でつくり込まれた浅いPベース32を有する。
本発明の一実施形態にしたがう素子に対する相対ドーピングプロファイルが図面の図4に示される。
拡散は全て、例えば複数の通常のリソグラフィ工程を用い、上表面を通してなされる。これらの拡散を達成するために用いられる特定のプロセスは本発明に必須ではなく、拡散領域を得るためのいずれか既知のプロセスを用いることができ、したがって、そのプロセスのいかなる詳細もこれ以上説明されることはない。しかし、これらの領域に選択的にまたはそうではなしに関わる、エピタキシーのような、成長プロセスでこの素子構造を形成することが可能であり、このプロセスが、特に炭化シリコン素子のような広バンドギャップ素子に、ただし排他的ではなしに、適用可能であることは、当業者によって認められるであろう。
図面の図1bを次に参照すれば、先述したように、Nウエルはカソードセルのクラスターを収め、それぞれのセルは同じ対称構造を有する。セルは、それぞれのセルのゲート構造によって交差される単Pベース領域32に形成される。ゲート構造は、表面26からエッチングで掘り込まれ、表面からPウエル領域20に延び込む、トレンチ40を有する。別の実施形態において、トレンチ40はNウエル領域にしか延び込まないか、あるいはPウエルの厚さを貫通してドレイン領域20に延び込む。多結晶シリコンゲート38がトレンチ内に配され、ゲート酸化物33によって隣接するシリコン材料から絶縁される。
本発明の一実施形態例において、トレンチゲートの形成後、P領域34が選択拡散によってPベース32につくり込まれ、次いで、Nカソード領域36が拡散でP領域34につくり込まれる。カソード領域はPベース領域34と非整流性接合を形成する。別の実施形態例において、P領域34及びカソード領域36はトレンチ40の形成前に形成され、よって、P領域34及びカソード領域36を、またPベース領域32及びNウエル22も、貫通するようにトレンチを形成することができる。
したがって、いずれの場合にも、表面に隣接して、N領域36がベース材料32内に形成される。領域132a及び132bはそれぞれ、各々がPウエル20の領域122にソース36及びドレインを有する、MOSFETのチャネルをゲートによって与える。ゲートはPウエルに被着されたカソード/ソースコンタクト金属膜(140:図1a)からの電気伝導を制御する。図1bにおいて、カソードコンタクトはぞれぞれのソース領域36まで広がる金属膜によって与えられ、表面26においてコンタクトはN領域36とPベース34の間のPN接合をまたぐことに気付くであろう。
アノード領域14がドリフト領域24の下表面上に形成され、アノードコンタクト16がアノード領域14につくられる。
いくつかの場合、カソードセルのNウエルと隣接セルのNウエルの間の離隔を大きくするため、構造内にいわゆる「ダミーセル」を設けることが必要になり得る。これは図1bに示されるように単に1つのセルを含めることにより、ただしそのセルをフローティングのままにするかまたは接地し、したがって不作動にすることによって達成され得る。ダミーセルにおいて、n領域はない。それゆえ、ダミーセルをカソードに接続してもしなくても差し支えない。これらのダミーセルはクラスター内に離ればなれに分散させることができる。さらに、作動セル内のいくつかのトレンチ40aは「ダミートレンチ」と指定することができる。これは図1bの構成において、単にダミートレンチとして指定されたトレンチに対するカソードコンタクト37を省略して、それらを休止状態または不作動のままにすることによって達成される。構造内のダミーセルの数及び作動セル内のダミートレンチの数は、設計、用いられる製造プロセス及び所要の素子特性に依存する。しかし、カソードセル構造におけるダミーセルの使用により、オン状態損失とターンオフ損失の間のトレードオフを改善され得ることが示されている。上述したように、ダミーセルはフローティングのままにするかまたは接地することができる。ダミーセル及びダミートレンチはまとめて接地するかまたはフローティングのままにしておくことができる。ダミートレンチもフローティングのままにしておくことができる。
上述した素子に用いるための可能な多くの様々なトレンチ構成が思い描かれる。図面の図2a、2b、2c、2d及び2eをここで参照すれば、4つの異なる可能なストライプ型カソード配置形状が示されている。図2aは、全カソードが「活」コンポーネントであるように、100%がコンタクトであり、軸に沿ってダミーコンポーネントが全く設けられていない、ストライプ型構造を示す。これは、(他のカソードクラスターへの)接続トレンチが省略されている、図面の図2gに一層明確に示される。図2bは活性セル毎に1つのダミーセルがある場合を示し、トレンチ40間の黒地領域300がダミー領域である。図示される構成において、ダミーはY軸に沿って配置される。図2cは単位トレンチ毎に2つのダミーがある場合を示し、図2dは単位トレンチ毎に3つのダミーがある場合を示す。
図2eはダミー300がトレンチ40に直交して配置されている場合を示す。
カソードクラスターはまとめて構築することができる。例えば、図面の図1c及び2fを参照すれば、カソードセルのブロック100間に複数本の平行「ストライプ」またはトレンチ40があるストライプ型構成が示され、それぞれのセルにはゲートコンタクト(図示せず)のセットが与えられ、それぞれのセルはゲートコンタクトにより、トレンチ102を介して、電源に接続される。これらの接続トレンチが図示される態様で、すなわち縦方向及び/または横方向にデバイスにかかるように、構成される必要はないことは了解されるであろう−多数の別の構成、例えばジグザグパターンが思い浮かび、本発明はこの点に関して全く限定されない。用いられる特定の装置の負荷条件に依存して、多くのトレンチゲートをクラスター間に分散させることができる。しかし、図2bにでは「活」ブロック間により広いスペースがあり、図2c及び2dでもスペースはやはり広い。これらのスペースに「ダミー」トレンチは必ずしも必要ではない。しかし、エッチング及びリソグラフィの容易さを含む、作製上の制約により、設計毎にリソグラフィまたはエッチングのマスクを変えなければならなくなることを避けるためには、これが望ましいことであり得る。全ての構成において、図1bに示されるように、同じトレンチが、縦方向でそれぞれの素子のドリフト領域及びPウエル領域と交差し、また横方向でベース領域、Nウエル領域及びPウエル領域とも交差することがわかる。
図面の図5に示されるように、クラスターセルを接続するためにプレーナゲートが用いられ得ることは了解されるであろう。
図1bをさらに参照すれば、ゲートに閾電圧より大きい正バイアスを印加すると、カソードMOSFETがオンになり、Nドリフト領域24に電子が供給される。アノード電圧がバイポーラ立ち上がり電圧より大きいと、正孔がアノードから注入される。しかし、正孔が直接にカソード領域に流れ込む経路はない。この結果、Pウエル領域20の電位が高くなる。N領域22の濃度は素子の総合性能に重要な役割を果たし、電荷蓄積IGBT(CS−IGBT)の場合のように、正孔に対する障壁を形成するに必要な臨界値より大きい。制御ゲートがオンであれば、Nウエル22はNウエル領域に形成された蓄積領域及びPベース領域32内の反転チャネルを介してカソード電位に結合される。PウエルとNウエルの接合の電位差が内蔵電位より大きくなると、サイリスタが動作し始めることになる。
サイリスタがオンになると、Nウエル22/Pウエル20の電位はアノード電圧のさらなる上昇とともに高くなる。この電位上昇によりPベース32/Nウエル22空乏領域が拡大する。Nウエル22の濃度はPベース32の濃度より低いから、空乏領域は主にNウエル領域内に広がる。(ドーピング濃度、Nウエル深さ、Pベース深さ及びMOSチャネル飽和特性によって決定される)ある電圧において、空乏領域はPウエル/Nウエル接合23に接触し、この点において素子はクランプされる。このセルフクランピング機能が、以降のアノード電位のいかなる上昇もPウエル20/Nドリフト領域24だけにかけて降下することを保証する。
素子のターンオフ性能はIGBTのターンオフ性能と同様である。制御ゲートがオフになると、セルフクランピングがおこるまで、Pベース32/Nウエル22にかかる電位が上昇する。クランプされてしまうと、Pウエル20の幅が広いという性質がPベース領域32,34への正孔の有効な収集を可能にする。
クラスター化絶縁ゲートバイポーラトランジスタの、Pウエル及びドリフト領域と縦方向に交差し、ベース、Nウエル及びPウエル領域と横方向に交差するように単一の細長トレンチが用いられる、他の構造が思い描かれることは了解されるであろう。本発明はこの点に関して限定されるつもりはない。
図面の図3aから3hを参照してここで作製プロセスの一例を説明する。すなわち、図3aを参照すれば、プロセスは上表面201及び、上表面201と表裏をなす、下表面202を有するn型半導体200の作製をもって始まる。次に、図3bに示されるように、n型半導体200の上表面201を通して、例えば、フォトリソグラフィ及びイオン注入により、Pウエル層220が形成される。図面の図3cを参照すれば、Pウエル層220内に、同じく構造の上表面201を通して、例えば、フォトリソグラフィ及びイオン注入により、Nウエル層222が形成される。図3dには、Nウエル層222内に、同じく上表面を通し、同じく、例えば、フォトリソグラフィ及びイオン注入を用いて、形成されたPベース層232が見られる。
次に図面の図3eを参照すれば、例えば、ドライエッチングにより、ゲートとしてはたらくことになるトレンチ240が選択的に形成される。これらのトレンチ240は横方向にPベース層232、Nウエル層222及びPウエル層220と交差するように形成されるが、トレンチはNウエル領域222内で終端することができ、あるいはPウエル領域220を貫通してドリフト領域に延び込むことができる。トレンチは、図3fの簡略な平面図に示されるように、縦方向に、基板200、Pウエル層220及びNウエル層222とも交差する。一実施形態例において、トレンチゲートの形成後にP層234及びカソード層236が形成されるが、これらの層はトレンチの形成に先立って形成され得る。
図3eに戻って参照すれば、トレンチ240の内表面がゲート酸化物(絶縁膜242)で覆われ、トレンチを埋めるようにゲート電極244がゲート酸化膜242上に形成される。ゲート電極244は、例えば、化学的気相成長法(CVD)のような、当業者に既知のいずれか適するプロセスにより、ドープト多結晶シリコンで形成することができる。トレンチ開口を覆って絶縁膜(図示せず)が選択的に形成され、次いで基板の上表面を覆ってカソード電極(図示せず)が形成される。
最後に、n型基板200の下表面202上にNバッファ層(図示せず)が、必要であれば、形成され、Pアノード層が形成される。しかし、NPT技術においてバッファ層は必要ではないことが了解されるであろう。
素子のそれぞれの領域及び層が形成される態様に本発明が限定されるとは決して意図されていないことは了解されるであろう。多くの適する堆積方法、エッチング方法及び注入方法の内のいずれか1つは当業者には明らかであろうし、それらは全て本発明の範囲内に入るとされる。
20 Pウエル
20b P領域
22 Nウエル
23 Pウエル/Nウエル接合
24 Nドリフト領域
26 表面
32 Pベース
33 ゲート酸化物
34 P領域
36 Nカソード領域
37 カソードコンタクト
38 多結晶シリコンゲート
40,40a,102 トレンチ
100 カソードセルブロック
132a,132b チャネル領域
140 MOSFETゲート
200 n型半導体基板
220 Pウエル層
222 Nウエル層
232 Pベース層
234 P
236 カソード層
240 トレンチ
242 ゲート酸化膜
244 ゲート電極
300 ダミー領域



  1. 半導体素子であって、
    第1導電型及び第2導電型の内の少なくとも一方のカソード領域がその中に配されて、導電コンタクトによって相互に接続されている、第1導電型のベース領域、
    第2導電型の第1ウエル領域、
    第1導電型の第2ウエル領域、
    第2導電型のドリフト領域、
    第1導電型のアノード領域、及び
    アノードコンタクト、
    を含む少なくとも1つのセルを有し、
    前記セルのそれぞれが前記第1ウエル領域内に配され、前記第1ウエル領域が前記第2ウエル領域内に配されている、
    半導体素子において、
    前記素子が、縦方向で前記第2ウエル領域及び前記ドリフト領域と交差し、横方向で前記ベース領域及び前記第1ウエル領域と交差する、細長トレンチを有し、
    絶縁膜が前記トレンチの内表面を実質的に覆うように設けられ、
    第1ゲートが前記トレンチを実質的に埋めるように前記絶縁膜上に形成され、
    前記素子が、前記素子の動作中に、前記ベース領域と前記第1ウエル領域の間の接合における空乏領域が前記第1ウエル領域と前記第2ウエル領域の間の接合まで延びることができ、よって前記第1ウエル領域の電位を前記アノードコンタクトの電位のいかなる上昇からも実質的に絶縁するように構成される、
    ことを特徴とする半導体素子。

  2. 前記トレンチが横方向で前記第1ウエル領域及び前記第2ウエル領域と交差することを特徴とする請求項1に記載の半導体素子。

  3. 前記トレンチが前記第2ウエル領域の全厚を貫通していないことを特徴とする請求項2に記載の半導体素子。

  4. 前記トレンチが前記第2ウエル領域の全厚を貫通して前記ドリフト領域に延び込んでいることを特徴とする請求項2に記載の半導体素子。

  5. 請求項1に記載の半導体素子を作製する方法において、
    前記第2導電型の半導体層内に前記第2ウエル領域を、残余半導体層が前記ドリフト領域を形成するように、形成する工程、
    前記第2ウエル領域内に前記第1ウエル領域を形成する工程、
    前記第1ウエル領域内に前記ベース領域を形成する工程、及び
    前記カソード領域を形成する工程、
    を含み、
    前記方法がさらに、細長トレンチを、前記トレンチが縦方向で前記第2ウエル領域及び前記ドリフト領域と交差し、横方向で前記ベース領域及び前記第1ウエル領域と交差するように、形成する工程を含む、
    ことを特徴とする方法。

  6. 前記トレンチが前記カソード領域の形成に先立って形成されることを特徴とする請求項5に記載の方法。

  7. 半導体基板上に、複数の、請求項1に記載の半導体素子を形成する工程、前記素子は1つ以上の実質的に平行な列をなして配置される、及び
    1つまたは複数の前記半導体素子列に実質的に直交して通る、実質的に平行な列をなす、複数本の細長トレンチを、前記トレンチのそれぞれが縦方向で前記第2ウエル領域及び前記ドリフト領域と交差し、横方向で少なくとも1つの半導体素子の前記ベース領域及び前記第1ウエル領域と交差するように、形成する工程、
    を含むことを特徴とする請求項5または6に記載の方法。

  8. 少なくとも1本のトレンチが、横方向で、前記半導体素子のそれぞれの前記第1ウエル領域及び前記第2ウエル領域と交差することを特徴とする請求項5から7のいずれかに記載の方法。

  9. 前記少なくとも1本のトレンチが前記第2ウエル領域の全厚を貫通しないことを特徴とする請求項8に記載の方法。

  10. 前記少なくとも1本のトレンチが横方向で前記第2ウエル領域の全厚を貫通して前記ドリフト領域に延び込むことを特徴とする請求項8に記載の方法。

  11. 少なくとも1本のトレンチの前記内表面上に絶縁層を形成する工程及び前記トレンチのそれぞれを実質的に埋めるように構成されたゲートを形成する工程をさらに含むことを特徴とする請求項5から10のいずれかに記載の方法。

  12. 少なくとも1つの前記素子列の前記素子のそれぞれが作動するように構成されることを特徴とする請求項7から11のいずれかに記載の方法。

  13. 前記素子の一部が作動するように構成され、残余不作動素子がダミーセルと指定されることを特徴とする請求項7から11のいずれかに記載の方法。

  14. 一つおきの前記素子列の前記素子のそれぞれが作動するように構成され、残余素子列の前記素子がダミーセルと指定されることを特徴とする請求項13に記載の方法。

  15. 半導体構造において、実質的に平行な素子列をなして配置された、複数の、請求項1から4のいずれかに記載の半導体素子を含み、前記半導体素子列に実質的に直交する、実質的に平行な列をなして配置された複数本のトレンチを有し、前記トレンチのそれぞれが、前記素子列のそれぞれの前記素子の、縦方向で前記第2ウエル領域及び前記ドリフト領域と交差し、横方向で前記ベース領域、前記第1ウエル領域及び前記第2領域と交差し、前記トレンチの少なくとも1本の前記内表面を実質的に覆うように絶縁膜が設けられ、前記少なくとも1本のトレンチを実質的に埋めるようにゲートが前記絶縁膜上に形成されていることを特徴とする半導体構造。

  16. 少なくとも1つの前記素子列のそれぞれの前記素子のそれぞれが作動するように構成されていることを特徴とする請求項15に記載の半導体構造。

  17. 前記素子の一部が作動するように構成され、残余不作動素子がダミーセルと指定されていることを特徴とする請求項15に記載の半導体構造。

  18. 一つおきの前記素子列の前記素子のそれぞれが作動するように構成され、残余素子列の前記素子がダミーセルと指定されることを特徴とする請求項15に記載の半導体構造。

  19. 複数の前記セル及び/または前記素子が接続領域によって相互に接続されてクラスターをなしていることを特徴とする請求項15から18に記載の半導体構造。

  20. 前記接続領域が1本以上のトレンチを含むことを特徴とする請求項19に記載の半導体構造。

 

 

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出力端子(154)から入力端子(152)を隔離するための装置(100)が開示されている。たとえば、装置(100)は、第1のp型金属酸化物半導体トランジスタ(110)と第1の回路(182)とを含む。第1のp型金属酸化物半導体トランジスタ(110)のソースは、装置(100)の入力端子(152)に接続されている。第1の回路(182)は、イネーブル信号(172)が無効化されたときに、装置の入力端子(152)上の信号を第1のp型金属酸化物半導体トランジスタ(110)のゲートに伝送し、イネーブル信号(172)が有効化されたときに、接地電圧(192)を第1のp型金属酸化物半導体トランジスタ(110)のゲートに供給する。
半導電性グラフェン構造は、グラフェン材料と、グラフェン材料の少なくとも一部の上にグラフェン格子マッチング材料とを含んでもよく、グラフェン格子マッチング材料は、グラフェン材料の格子定数または結合長の倍数の約±5%以内の格子定数を有する。半導電性グラフェン構造は、少なくとも0.5eVのエネルギーバンドギャップを有してもよい。グラフェン材料のエネルギーバンドギャップを改変する方法は、グラフェン材料の少なくとも一部の上にグラフェン格子マッチング材料を形成することを含んでもよく、グラフェン格子マッチング材料は、グラフェン材料の格子定数または結合長の倍数の約5%以内の格子定数を有する。
【選択図】図5
本発明は、基板(101)と、基板(101)上に形成されている薄膜電界効果トランジスターおよびデータライン(107)とを備え、前記薄膜トランジスターが、ゲート電極(102)、活性層(105)、ソース電極(1082)およびドレイン電極(1081)を備え、前記ゲート電極(102)と前記活性層(105)との間にゲート絶縁層(104)が形成されるアレイ基板であって、アレイ基板が、前記ゲート絶縁層(104)と前記データライン(107)との間に形成され、且つ、前記データライン(107)と直接接触する保護層(112)をさらに備え、前記保護層(112)と前記活性層(105)とが、同じ材料で同一層に設けられるアレイ基板、表示装置、およびアレイ基板の製作方法を提供する。
半導体デバイスおよびその製作方法を提供する。該半導体デバイスは、半導体デバイス能動領域1と電極形状制御層2と電極5とを含む。電極形状制御層2は、半導体デバイス能動領域1上に位置し、アルミニウム元素を含有し、アルミニウム元素の含有量が、半導体デバイス能動領域1から、下から上へ漸次減少し、電極形状制御層2には電極領域が設けられ、電極領域には、半導体デバイス能動領域1に延びて縦方向に前記電極形状制御層2を貫通する溝が設けられ、溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープである。電極5は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域1に接触する。電極5の形状を制御することにより、電極5付近の電界強度の分布を変更し、半導体デバイスの破壊電圧および信頼性などの性能を向上させる。
本発明は、担体基板と、第1の半導体材料から成る、担体基板上に被着された第1の半導体層と、第2の半導体材料から成る、第1の半導体層上に被着された第2の半導体層と、少なくとも第2の半導体層内に埋設されたドレイン端子及びソース端子と、ドレイン端子とソース端子との間のチャネル領域と、チャネル領域を少なくとも部分的に覆っているゲート端子とを有する半導体パワースイッチに関する。第1の半導体材料のバンドギャップと第2の半導体材料のバンドギャップとは相違している。ドレイン端子とソース端子とによって、少なくとも、第1の半導体材料と第2の半導体材料との間の境界層が電気的にコンタクト可能である。チャネル領域は、電気的なパワースイッチとして作用するように構成されている。
本発明によれば、フィールドプレート・トレンチ・FET(50)であって、基板(40)と、少なくとも部分的に前記基板(40)内部に埋め込まれたゲート(30)と、前記ゲート(30)の下に配置されたフィールドプレート(20)とを含み、前記ゲート(30)及び前記フィールドプレート(20)は、前記基板(40)内のトレンチ(10)内部に配置されており、かつ絶縁体(5)によって包囲されている、フィールドプレート・トレンチ・FET(50)が提供される。本発明によれば、前記基板(40)内部にて前記トレンチ(10)の下に、p型ドープ領域(2)が配置されている。さらには、半導体構成素子(100)であって、基板(40)と、前記基板内部に配置された複数の本発明によるフィールドプレート・トレンチ・FET(50)とを含む、半導体構成素子が提供される。
強誘電体メモリ装置 // JP2016522569
本発明は、強誘電性ポリマーを含む少なくとも1つの層と、この層の両側に少なくとも2つの電極とを含む強誘電体メモリ装置であって、強誘電性ポリマーは、一般式P(VDF−X−Y)で表され、式中VDFはフッ化ビニリデンモチーフであり、Xはトリフルオロエチレンモチーフまたはテトラフルオロエチレンモチーフであり、Yは第3のモノマーからのモチーフであり、ポリマー中のYモチーフのモル比は6.5%以下である強誘電体メモリ装置に関する。
本発明では、金属酸化物半導体電界効果トランジスタ用の基板と、金属酸化物半導体電界効果トランジスタとを開示する。前記基板は、n型ドープされたエピタキシャルのドリフト領域(10)と、前記ドリフト領域(10)上に配置された、p型ドープされたエピタキシャルの第1の層(20)と、前記第1の層上に配置された、高濃度n型ドープされた第2の層(20)と、p型注入により形成された接続部(41)とを有し、前記第1の層(20)は前記接続部(41)に電気的にコンタクトしており、かつ、前記第1の層(20)は横方向では、当該接続部(41)とトレンチとの間に配置されており、前記トレンチは、前記ドリフト領域と、前記第1の層(20)と、前記第2の層(30)とに形成されている。前記基板は、前記p型注入の注入深さ(P)が少なくとも、前記トレンチの深さに等しいことを特徴とする。このように深いp型注入により、電界がゲート酸化物を迂回するので、当該p型注入は、ゲート酸化物に電界が作用することがなくなるように、隣接するトレンチ同士を離隔することができる。
本発明は、従来の薄膜トランジスタのオン電流が低く、性能が不安定な問題を解決できる薄膜トランジスタ及びその製造方法、アレイ基板、ディスプレイを提供し、薄膜トランジスタの技術領域に属する。本発明の薄膜トランジスタは、ソース電極(3)、ドレイン電極(4)、半導体層(1)、ゲート電極(2)、ゲート絶縁層(21)を備えるとともに、前記半導体層の表面に設けられ、互いに間隔をあけるソース導電層(31)及びドレイン導電層(41)を備え、前記ソース導電層がソース電極に接続され、前記ドレイン導電層がドレイン電極に接続され、且つ前記ソース導電層とドレイン導電層との間の最小距離は、前記ソース電極とドレイン電極との間の最小距離より小さい。薄膜トランジスタの製造方法は、ソース導電層及びドレイン導電層を形成するステップを備える。アレイ基板及表示装置は上述した薄膜トランジスタを備える。
本発明は、ベース基板と、前記ベース基板の上に設けられる活性層および第1透明電極と、前記活性層の上に設けられ、前記活性層の一部を保護するエッチングストップ層と、を備え、一回のパターニング工程および一回のドーピング工程によって、前記活性層、第1透明電極、および前記エッチングストップ層を形成し、前記活性層と第1透明電極とは、その基材が同じであり、且つ、同一の層に位置しているアレイ基板を提供する。
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