メモリタイルアクセスおよび選択パターン

 

一実施形態においては、メモリデバイスなどの装置が開示される。装置は、複数のメモリタイルおよび選択回路を含む。各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点において記憶コンポーネントのアレイを有する。選択回路は、記憶コンポーネントに対応するデジット線導体および対応するアクセス線導体に基づいて、メモリタイルの記憶コンポーネントを選択するラインドライバを含む。選択回路は、異なるメモリタイルの記憶コンポーネントを選択する前に、連続的にメモリタイルの二つ以上の記憶コンポーネントを選択してもよい。
【選択図】図5

 

 

本発明の実施形態は、概して集積回路に関し、より詳細には、メモリデバイスなどの集積回路に対するメモリタイルアクセスおよび選択パターンに関する。
ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)、抵抗性メモリ、フラッシュメモリなどを含む様々な種類のメモリが存在する。抵抗性メモリの種類は、とりわけ、相変化メモリ、プログラマブル導体メモリ、抵抗性ランダムアクセスメモリ(RRAM)を含む。メモリデバイスは、高メモリ密度、高い信頼性、電力なしでのデータ保持が必要な広範囲の電子的用途に対して、不揮発性メモリとして使用される。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ(SSD)、デジタルカメラ、携帯電話、MP3プレイヤーなどのポータブル音楽プレイヤー、動画プレイヤーおよび他の電子デバイスで使用されることがある。種々の抵抗性メモリデバイスは、クロスポイントアーキテクチャで組織化されたセルのアレイを含むことができる。このようなアーキテクチャにおいては、メモリセルは、例えば、アクセス線およびデータ/センス線の間などの一対の導線の間に、オボニック閾値スイッチ(OTS)またはダイオードなどのスイッチング素子などの選択デバイスと直列に、例えば相変化素子などの記憶コンポーネントを含むセル積層を含むことができる。メモリセルは、ワード線およびビット線などの二つの導線の交点に配置され、そこに好適な電圧を印加することによって“選択する”ことができる。
本発明の主題は、具体的に示され、本明細書の結論部分で明確に請求される。しかしながら、本発明は、目的、特徴および/またはその利点とともに、構成および/または動作方法の双方に関して、添付の図面とともに読解される場合に、以下の詳細な記述に対する参照によって最良に理解される可能性がある。
メモリタイルの一例のメモリアレイの一部の斜視図を示す図である。 一例のメモリアレイの端部で、ドライバにワード線およびビット線を接続するためのソケット領域を示す図である。 一例のメモリデバイスのブロック図を示す図である。 メモリアレイのメモリ位置を選択するための一例のプロセスを示す図である。 メモリアレイのメモリ位置を選択するための別の例示的プロセスを示す図である。 アクセスパターンに従ってメモリアレイのメモリ位置を選択するためのプロセスを示す図である。 メモリタイルのメモリ位置を選択してアクセスするための例示的なアクセスパターンを示す図である。 あるアドレススペースから別のアドレススペースにアドレスを変換するためのタイルマッパまたはシーケンサ800を示す図である。
以下の詳細な説明において、本明細書の一部を形成する添付の図面に対して参照がなされ、類似の参照番号は、対応するか、または類似する構成要素を示すために、いたるところで類似部分を示すことがある。例示の簡略化および/または明瞭性のために、図面に示された構成要素は必ずしも同じ縮尺で描かれているとは限らないことを理解されたい。例えば、幾つかの構成要素の寸法は、明瞭性のために、他の構成要素に対して拡大されることがある。さらに、他の実施形態が使用されてもよいことを理解されたい。さらには、本発明の主題の範囲から逸脱することなく構造的および/または論理的変更が行われてもよい。例えば、上、下、上部、底部などの方向および/または言及は、図面の議論を容易にするために用いられるものであって、本発明の主題の用途を限定することを意図するものではないことに留意されたい。したがって、以下の詳細な説明は、本発明の主題および/または均等物の範囲を限定するように解釈されるべきではない。
以下の詳細な説明においては、多数の具体的詳細事項が本発明の主題の完全な理解を提供するために説明される。しかしながら、本発明の主題はこれらの具体的詳細事項がなくても実現されうることが当業者には理解されるであろう。他の例においては、当業者に既知の方法、装置および/またはシステムは、本発明の主題を不明瞭にしないように、詳細には記述されていない。
[概要]
メモリデバイスは、データを効率的に記憶、検索するために、クロスポイントアレイを含むメモリタイルを利用することがある。これらのメモリデバイスは、複数のメモリタイルを含み、一つのメモリタイルアレイは、アレイ構造に配置された何千もの記憶コンポーネントなどの複数の記憶コンポーネントを含む。各メモリタイルは、クロスポイントアレイを含み、アドレス集合によって定義され、一つのアドレスは、メモリタイルの一つの記憶コンポーネントを一意的に同定する。メモリタイルの記憶コンポーネントは、個々の記憶コンポーネントに対応するデジット線導体およびアクセス線導体に電圧を印加することによって、メモリタイルから選択することができる。選択された記憶コンポーネントは、その後、記憶コンポーネントに関連付けられたアクセス回路によってアドレス指定されてもよい。
不幸なことに、メモリタイル内の多くのクロスポイントアレイは、ディスターブ作用に悩まされる。ディスターブ作用は、クロスポイントアレイの一つの記憶コンポーネントの選択および/またはアクセスが、次の期間またはアクセスイベント中に、同一のクロスポイントアレイの記憶コンポーネントに成功的に選択および/またはアクセスするためのメモリデバイスの性能に悪影響を与えるような作用を含むことがある。例えば、クロスポイントアレイの記憶コンポーネントがカルコゲナイドの一部中に形成されるとき、記憶コンポーネントの閾値が実質的に最初の閾値に回復するまで、一つのクロスポイントアレイの記憶コンポーネントの選択が、同一のクロスポイントアレイの同一のデジットまたはアクセス線導体に接続された記憶コンポーネントの選択を妨げるように、クロスポイントアレイは、閾値回復作用を示す可能性がある。以前選択された記憶コンポーネントの状態は、選択レベルから選択解除レベルに遷移し、同一のデジットまたはアクセス線導体に接続された記憶コンポーネントが問題なく(成功的に)選択される前に、ある期間、選択解除状態のままでなければならない。ディスターブ作用の別の例として、一つのクロスポイントアレイの記憶コンポーネントの選択の結果、選択された記憶コンポーネントおよび/またはデジットもしくはアクセス線導体の距離内にある同一のクロスポイントアレイの他の記憶コンポーネントおよび/またはデジットもしくはアクセス線導体とのカップリング作用を生じることがある。カップリング作用の結果、記憶コンポーネントの不適切な選択または記憶コンポーネントの不正確なアクセスが生じる可能性がある。ディスターブ作用のさらなる一例として、記憶コンポーネントの選択によって、温度の局所的、一時的上昇を誘発することがある。この温度上昇は、一つ以上の記憶コンポーネントの適切な選択および動作に悪影響を及ぼす可能性がある。
メモリタイルのクロスポイントアレイにおけるディスターブ作用を管理するために、幾つかのメモリデバイスは、一つのメモリタイルの一つの記憶コンポーネントを選択してアクセスし、その後、異なるメモリタイルの一つの記憶コンポーネントを選択してアクセスするように移る。これらのメモリデバイスは、以前アクセスされたメモリタイルの記憶コンポーネントに対するアクセスに最終的に戻るまで、複数の異なるメモリタイルの一つの記憶コンポーネントを選択し、アクセスすることを(例えば、一つ以上の連続的クロックパルスの結果として)連続的に継続する。しかしながら、このアプローチは、メモリデバイスの効率および性能を限定することがある。なぜなら、あるメモリタイルから次のメモリタイルを選択、アクセスすることに由来する遷移は、オーバーヘッド(追加回路コンポーネントの使用など)およびメモリアクセスレイテンシーを生じる可能性があるからである。さらに、あるメモリタイルから次のメモリタイルへの選択およびアクセスすることに由来する遷移は、エネルギーを消費することがある。
したがって、本開示の幾つかの実施形態においては、選択およびアクセスシーケンスは、一つのメモリタイル内の(一つ以上の連続的クロックパルスの結果としての)連続的選択およびアクセスを可能とするように提供される。選択およびアクセスシーケンスによって、例えば、対角線パターンなどの非隣接パターンに沿って、単一のメモリタイルの記憶コンポーネントの選択およびアクセスを順序付けることによって、高性能メモリデバイス動作(例えば、検知、リセットパルス、事前条件パルスなど)を容易にする。選択およびアクセスシーケンスは、個々の記憶コンポーネントの選択およびアクセスの結果として生じるディスターブ作用を処理する間、単一のメモリタイルの完全なカバーを達成するために選択することができる。単一のメモリタイルの隣接位置は、ディスターブ作用によるレイテンシー期間が経過した後に選択、アクセスされてもよい。
本開示の他の実施形態においては、メモリデバイスなどの装置が開示される。装置は、複数のメモリタイルおよび選択回路を含む。各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点に記憶コンポーネントのアレイを有する。選択回路は、記憶コンポーネントに対応するデジット線導体および対応するアクセス線導体に基づいて、メモリタイルの記憶コンポーネントを選択するラインドライバを含む。選択回路は、異なるメモリタイルの記憶コンポーネントを選択する前に、連続的にメモリタイルの二つ以上の記憶コンポーネントを選択してもよい。幾つかの実装においては、異なるメモリタイルの記憶コンポーネントは、メモリタイルの二つ以上の記憶コンポーネントの選択と並行して選択することができる。
本開示のさらなる実施形態においては、メモリデバイスなどの装置は、コントローラとメモリアドレスを記憶するように構成されたメモリとを含む。コントローラは、記憶コンポーネントに対するデジット線導体およびアクセス線導体と関連付けられたメモリアドレスに従って、複数のメモリタイルの記憶コンポーネントを選択するために、複数のスイッチングデバイスを切り替える。各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点に、一意的にアドレス指定可能な記憶コンポーネントのアレイを有する。コントローラは、以前選択されたメモリアドレスに少なくとも部分的に基づいて、複数のスイッチングデバイスで選択するために次のメモリアドレスを決定し、メモリ内に次のメモリアドレスを記憶する。コントローラは、異なるメモリタイルの記憶コンポーネントを選択する前に、連続的にメモリタイルの二つ以上の記憶コンポーネントを選択することができる。
本開示のさらに他の実施形態においては、メモリデバイスの動作方法が開示される。方法は、複数のメモリタイルのうちのメモリタイルの記憶位置のメモリアドレスを決定することを含む。各メモリアドレスは、対応するデジット線導体および対応するアクセス線導体を有し、各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点に記憶コンポーネントのアレイを含む。さらには、方法は、メモリタイルの記憶位置にアクセスするために、記憶位置の決定されたメモリアドレスに対応するデジット線導体および対応するアクセス線導体を選択することを含む。メモリタイルの少なくとも二つ以上の記憶コンポーネントは、異なるメモリタイルの記憶コンポーネントを選択する前に選択することができる。
[システム概要]
集積回路メモリデバイスなどの集積回路は、基板上に典型的に構築された複数層の材料を含む。材料層は、回路デバイスを相互接続する、金属レベルとしても知られる導電性金属層を含む。集積回路内の金属レベルの細長い導線は、半導体デバイス用の電極として機能する電極と同様に相互接続を含む(例えば、メモリセルをアドレス指定するためのアクセス線およびデジット線であって、スイッチおよび/またはメモリ記憶コンポーネントを含むことができ、アクセス線およびデジット線は、ワード線およびビット線とも称されることがある)。同一垂直レベルでの一つ以上の層から形成された導線は、その材料が、ドープされた半導体層(例えば、ポリシリコン)または金属窒化物、金属炭化物および金属シリサイドなどの金属合金などの、非金属導体から形成される場合でも、金属レベルとして集合的に称されることがあり、導線は金属線またはワイヤと称されることがある。金属レベル間に形成される接点は、垂直コネクタと称されることがある。このような垂直コネクタは、接続する導線とは別個に形成することができるか、またはデュアルダマシンプロセスにおいて被覆導線と同時に形成することができる。
本明細書でのメモリ“ビット線”に対する言及は、より一般的には、バイナリメモリ記憶に限定されないデジット線に対して適用することができる。さらには、ビット線は、列電極とも称され、本明細書でのビット線ドライバおよびドライバ領域に対する言及は、列ドライバおよびドライバ領域に対して適用可能である。同様に、アクセスまたはワード線は、行電極とも称され、本明細書でのワード線ドライバおよびドライバ領域に対する言及は、行ドライバおよびドライバ領域に対して適用可能である。行・列電極が必ずしも垂直である必要はなく、行および列電極が、互いに非垂直角度で交差するようにアレイを構成することができることを当業者は理解するであろう。
メモリデバイスは、アレイフォーマットに配置されたメモリセルを含んでもよい。メモリアレイは、二つの導電性、または半導電性の交差する(例えば直交する)線を含み、その交差線は、メモリセルにアクセス(例えば、プログラムおよび読み出し)するために、メモリセルを選択するために使用されるアクセス線(例えばワード線)およびデジット線(例えばビット線)と称される。ワード線およびビット線は、メモリセルに対する電極として機能し、電極線または簡単に電極とも称されることがある。異なる種類のメモリセルが異なる方法でアクセスされ得るが、ワード線およびビット線は、典型的には、行および列ドライバとしても知られる其々のワード線ドライバおよびビット線ドライバ回路に結合される。本明細書で用いられるように、“基板”という語は、シリコンオンインシュレータ(SOI)またはシリコンオンサファイア(SOS)技術、ドープされたか、ドープされていない半導体、ベース半導体基板によって支持されたシリコンのエピタキシャル層、例えば、金属バックエンドを有するCMOSフロントエンドなどの相補的金属酸化物半導体(CMOS)および/または他の半導体構造および技術を含んでもよい。例えば、動作メモリアレイと関連付けられたデコード回路などの種々の回路が、基板内および/または基板上に形成されてもよい。
図1は、メモリタイルのメモリアレイ100の一部の斜視図を示す。この例においては、アレイ100は、第一組の導線102−0、102−1...102−N(例えば、本明細書ではワード線とも称されることがあるアクセス線)と、第二組の導線104−0、104−1...104−M(例えば、本明細書ではビット線またはデジット線とも称されることがあるデータ線)の交点に配置されたメモリセル106を含むクロスポイントアレイを含んでもよい。この例においては、ビット線104−0、104−1...104−Mがy方向に方向づけられ、ワード線102−0、102−1...102−Nがx方向に方向づけられることを、座標軸101が示す。図示されるように、ワード線102−0、102−1...102−Nは、互いに対して実質的に平行し、ビット線104−0、104−1...104−Mと実質的に直交し、ビット線104−0、104−1...104−Mは互いに対して実質的に平行である。しかしながら、実施形態はそのように限定されるわけではなく、ワード線およびビット線は、非垂直の方向づけを有することもある。本明細書で用いられる“実質的に”という語は、改変された特性が絶対的であることを必要とせず、その特性の利点を達成するために十分に近いことを意図する。例えば、“実質的に平行”とは、絶対的な平行に限定されるのではなく、垂直方向よりも平行方向に少なくともより近い方向づけを含んでもよい。同様に、“実質的に直交する”とは、平行方向よりも垂直方向により近い方向づけを含んでもよい。さらには、幾つかの実装においては、ビット線およびワード線が、基板平面に垂直または実質的に垂直な平面に存在し得るように、クロスポイントアレイを垂直方向に方向づけることができる。
クロスポイントアレイ100は、アレイ構造を含んでもよい。一例として、メモリセル106は、とりわけ他の種類のメモリセルの中でも、相変化ランダムアクセスメモリ(PCRAM)セル、抵抗性ランダムアクセスメモリ(RRAM)セル、導電性ブリッジランダムアクセスメモリ(CBRAM)セルおよび/またはスピントランスファートルクランダムアクセスメモリ(STT−RAM)セルを含んでもよい。種々の実施形態においては、メモリセル106は、例えば、記憶コンポーネント(例えば、相変化材料または金属酸化物を含む抵抗性記憶コンポーネント)に直列に結合されたスイッチングデバイスなどの選択デバイスを含む“積層”構造を含んでもよい。一例として、選択デバイスは、他のスイッチング素子の中でもとりわけ、ダイオード、電界効果トランジスタ(FET)、バイポーラ接合トランジスタ(BJT)またはオボニック閾値スイッチ(OTS)を含んでもよい。
多数の実施形態においては、選択デバイスおよび抵抗性メモリセル106に関連付けられた記憶コンポーネントは、直列結合された二端子デバイスを含んでもよい。例えば、選択デバイスは、二端子オボニック閾値スイッチ(OTS)、例えば、一対の電極間に形成されたカルコゲナイド合金を含み、記憶コンポーネントは、二端子相変化記憶コンポーネント、例えば、一対の電極間に形成された相変化材料(PCM)を含んでもよい。多数の実施形態においては、電極は、メモリセル106の選択デバイスおよび記憶コンポーネントの間で共有されてもよい。また、多数の実施形態においては、ビット線104−0、104−1...104−Mおよびワード線102−0、102−1...102−Nは、メモリセル106に対応する上部および底部電極として機能してもよい。
本明細書で用いられる“記憶コンポーネント”または“記憶素子”とは、メモリセル106のうちのプログラム可能部分、例えば、異なるデータ状態にプログラム可能な部分を称することがある。例えば、PCRAMおよびRRAMセルにおいては、記憶コンポーネントは、適用されたプログラミング信号(例えば、電圧および/または電流パルス)に応じて、特定のデータ状態に対応する特定のレベルにプログラム可能な抵抗を有するメモリセルの一部を含んでもよい。例えば、記憶コンポーネントは、相変化材料などの一つ以上の抵抗可変材料を含んでもよい。一例として、相変化材料は、他の相変化材料の中でも、とりわけ、インジウム(In)−アンチモン(Sb)−テルル(Te)(IST)材料、例えば、InSbTe,InSbTe,InSbTeなど、またはゲルマニウム(Ge)−アンチモン(Sb)−テルル(Te)(GST)材料、例えば、GeSbTe,GeSbTe,GeSbTe,GeSbTe,GeSbTeなどのカルコゲナイド合金を含んでもよい。ハイフンで結ばれた化学組成表記は、本明細書で用いられるように、特定の混合物または化合物に含まれる元素を示し、示された元素を含む全ての化学量論を表すことを意図する。他の相変化材料は、例えば、Ge−Te、In−Se,Sb−Te,Ga−Sb,In−Sb,As−Te,Al−Te,Ge−Sb−Te,Te−Ge−As,In−Sb−Te,Te−Sn−Se,Ge−Se−Ga,Bi−Se−Sb,Ga−Se−Te,Sn−Sb−Te,In−Sb−Ge,Te−Ge−Sb−S,Te−Ge−Sn−O,Te−Ge−Sn−Au,Pd−Te−Ge−Sn,In−Se−Ti−Co,Ge−Sb−Te−Pd,Ge−Sb−Te−Co,Sb−Te−Bi−Se,Ag−In−Sb−Te,Ge−Sb−Se−Te,Ge−Sn−Sb−Te,Ge−Te−Sn−Ni,Ge−Te−Sn−PdおよびGe−Te−Sn−Ptを含むことができる。抵抗可変材料の他の例は、例えば、繊維金属、アルカリ土類金属および/または希土類金属などの二つ以上の金属を含む遷移金属酸化物材料および/または合金を含んでもよい。実施形態は、メモリセル106の記憶コンポーネントに関連付けられる、一つ以上の特定の抵抗可変材料に限定されることはない。例えば、記憶コンポーネントを形成するために使用され得る抵抗可変材料の他の例は、とりわけ、バイナリ金属酸化物材料、巨大磁気抵抗材料、および/または種々のポリマーベース抵抗可変材料を含む。さらに、幾つかの実装においては、“記憶コンポーネント”は、メモリセルに組み入れられる選択デバイスをさらに含むことができる。図1に図示されていないが、多数の実施形態においては、アレイ100は、三次元(3D)アーキテクチャの一部として実現され、多数のアレイ100は、例えば、互いに垂直方向に積層されるか、または、多数のアレイ100は、基板平面に垂直な平面上に横方向に積層される。
さらに、本明細書で用いられるように、“メモリタイル”または“タイル”とは、メモリセルアドレスの対応する集合(組)を有する、有限の数のメモリセルのグループを含む、一つ以上のクロスポイントアレイのことを称し、グループの各メモリセルは、個々にアドレス指定することができる。例えば、シングルレベルセルメモリに対しては、グループの一つのメモリセルを選択してアクセスするために、一つのメモリセルアドレスが使用されてもよい。マルチレベルセルメモリに対しては、メモリセルは、2ビット以上のデータを保持することができ、各セルは一意的な物理アドレスに対応し、二以上の論理アドレスは、個々のセルに適用することができる。一例においては、メモリタイルは、1kビットであるワード線および1kビットであるビット線によって定義されてもよい。タイルは、選択可能な1K×1Kビットを駆動するために使用されるドライバのグループによって一意的にアドレス指定可能なメモリセルの集合を包含する。このように、タイルは、単一のメモリ素子と同程度に小さい粒状で、データ動作(例えば、読み出しおよび書き込み)に対して選択することができる、個々にアドレス指定可能なメモリ素子のマトリクスを含むことができる。タイルは、ドライバ、ソケットまたは電極の物理的境界に必ずしも対応する必要はないことに留意されたい。ドライバおよびソケットは分散することができ、ドライバグループ位置および対応する駆動されたメモリセルアレイの位置を包含する、物理的に隣接する境界が存在しないように電極は重ねることができる。
図2は、メモリアレイアーキテクチャ200の簡略平面図であり、ワード線ドライバ204は、メモリアレイ200のフットプリント内、例えば、アレイの周辺近傍でメモリセル内に実質的に配置される。アレイ202は、破線によって図2に輪郭が描かれる。逆にビット線ドライバ206は、概して、アレイ202のフットプリント外に配置される。ドライバ204または206の組は、アレイ202の逆側の回路の二つの隣接するブロック内のアレイ202の端部近傍に配置される。アレイ202は、幾つかの実施形態においては、メモリタイルを図示し、アレイ202は、他の実施形態においては、タイルのパッチなどのタイルの一部を図示する可能性がある。さらに、選択されたメモリセルにアクセスするために、一つ以上のアクセス回路(図示せず)をアレイ202のメモリセルと関連付けることができる。アレイおよびドライバ回路の詳細は、アーキテクチャの一般的レイアウトに対する記述に焦点を当てるために提供されていないことを当業者には理解されたい。
図3は、例示的メモリデバイス300のブロック図を示す図である。メモリデバイス300は、コントローラ310、ラインドライバ320、アクセス回路330およびメモリタイル340を含む。メモリデバイス300は、異なるメモリタイルのメモリセルにアクセスする前に、単一のメモリタイルの複数メモリセルにアクセスするように構成することができる。例えば、メモリデバイス300は、本開示に記述される、一つ以上の選択およびアクセスアプローチまたはシーケンスを実現してもよい。
コントローラ310は、メモリタイル340のメモリセルの選択およびアクセスを管理する。コントローラ310は、アクセスするメモリタイル340の記憶アドレスを決定することができ、記憶アドレスはメモリタイル340の特定の物理メモリセルに対応する。コントローラ310は、特定の物理メモリセルを選択するために、ラインドライバ320に記憶アドレスを示すアドレス選択信号を送信することができる。アドレス選択信号に加えて、コントローラ310は、メモリセルを読み出すかプログラムするか否かに関してなど、アクセス回路330にアクセスの命令を伝送し、選択されたメモリセルに書き込まれる、同時に生じるデータを伝送してもよい。アクセス命令およびアドレス選択信号に応じて、コントローラ310は、選択されたメモリセルからアクセスされるメモリセルまたはデータの選択および/またはアクセスが成功的に行われた確認を受信することができる。
メモリ312は、アドレスを記憶するためにコントローラ310によって使用することができる。メモリ312は、以前に選択された一つ以上の記憶アドレスまたは、コントローラ310によって選択される一つ以上の次の記憶アドレスを含んでもよい。コントローラ310は、一つ以上の以前に選択、アクセスされたアドレスに基づいて、ラインドライバ320を通したアドレス選択信号の送信、および選択、アクセスするための次のアドレスの決定を容易にするために、メモリ312内にアドレスを記憶することができる。幾つかの実装においては、メモリ312は、記憶アドレスの順序的リストを含むルックアップテーブルを記憶し、一つ以上のメモリタイルに対する選択およびアクセスシーケンスを提供する。さらに、メモリ312は図示された実施形態においてはコントローラ310の一部であるが、メモリ312は、幾つかの実装においてはコントローラ310から分離されてもよい。
コントローラ310は、図8を参照して記述されるタイルマッパ800などのオプションのタイルマッパ314をさらに含む。タイルマッパ314は、次の記憶アドレスに入力記憶アドレスをマッピングするために、コントローラ310によって使用される回路である可能性がある。タイルマッパ314は、例えば、図6および図7を参照して記述されるように、アクセスパターンに従ってアドレスを作成することができる。
[メモリタイル位置選択およびアクセス]
図4は、クロスポイントアレイを含むメモリアレイのメモリ位置を選択するための例示的プロセス400を示す図である。プロセス400は、例えば、メモリタイル340上のコントローラ310、ラインドライバ320および/またはアクセス回路330によって実施することができる。プロセス400は、異なるメモリタイルのメモリセルを選択してアクセスする前に、単一のメモリタイルのメモリセルにメモリデバイスが連続的に選択してアクセスすることを可能とする。
ブロック405において、メモリタイルの次のメモリ位置は、タイルの以前のメモリ位置に基づいて決定される。以前のメモリ位置は、コントローラ310、ラインドライバ320および/またはアクセス回路330によって、以前に選択されアクセスされたものである。以前のメモリ位置の選択およびアクセスは、その後のディスターブ期間にメモリタイルの一つ以上のメモリ位置に対してディスターブ作用を引き起こすことがある。したがって、次のメモリ位置は、このディスターブ期間中に一回以上成功的に選択、アクセスされ得るメモリタイルのメモリ位置として、コントローラ310によって決定することができる。例えば、次のメモリ位置は、以前のメモリ位置とは異なる対応するデジットおよびアクセス線導体を有するメモリタイルの位置であってもよい。さらには、次のメモリ位置は、メモリタイルのメモリ位置のアレイ内の以前のメモリ位置に隣接しないメモリ位置であってもよい。幾つかの実装においては、次のメモリ位置は、タイルのメモリ位置に対する一つ以上のディスターブ作用回復時間に従って、決定される。例えば、同一の対応するデジットまたはアクセス線導体を有するメモリ位置が、閾値回復期間の経過後に選択されるように、次のメモリ位置は、タイルのメモリ位置に対する閾値回復時間に基づいて決定することができる。別の例として、次のメモリ位置は、以前のメモリ位置の選択およびアクセスの結果として生じるカップリング作用に影響される距離に従って決定することができる。次のメモリ位置に成功的に選択、アクセスできるように、次のメモリ位置は、以前のメモリ位置から、または以前のメモリ位置のデジットもしくはアクセス線導体(例えば、5,10または20ライン導体)から十分な距離を有するように決定することができる。
ブロック410において、タイルの次のメモリ位置が、例えば、ラインドライバ320を使用してコントローラ310によって選択される。以前のメモリ位置の選択およびアクセスが、タイルの幾つかのメモリ位置に対してディスターブ作用を引き起こすか、またはディスターブ作用を受けるときには、次のメモリ位置は、メモリデバイスの一つ以上の次のクロック周期中およびディスターブ期間中に選択することができる。しかしながら、次のメモリ位置は、読み出しまたは書き込み動作などのデータ動作に対して成功的に選択、アクセスすることができる。なぜなら、以前および次のメモリ位置、以前および次のメモリ位置の対応するデジットおよびアクセス線導体および/またはアクセス回路は、メモリ位置の選択およびアクセス由来のディスターブ作用が双方のメモリ位置に対する選択、アクセスを中断させないような距離によって互いに分離されるからである。
図5は、クロスポイントアレイを含むメモリアレイのメモリ位置を選択するための別の例示的プロセスを示す図である。プロセス500は、例えば、メモリタイル340上のコントローラ310、ラインドライバ320および/またはアクセス回路330によって実施することができる。プロセス500は、異なるメモリタイルのメモリセルを選択、アクセスする前に、単一のメモリタイルのメモリセルに、メモリデバイスが連続的に選択、アクセスすることを可能にすることができる。
ブロック505において、メモリタイルのメモリ位置は、例えば、コントローラ310および/またはラインドライバ320を使用して選択される。最初のメモリ位置などのメモリ位置は、読み出しまたは書き込み動作などのデータ処理のために選択してアクセスすることができる。メモリ位置の選択は、その後のディスターブ期間に、メモリタイルの幾つかのメモリ位置に対して一つ以上のディスターブ作用を引き起こすことがある。
ブロック510において、例えば、コントローラ310を使用して、タイルの次のメモリ位置が決定される。この決定は、以前に選択された一つ以上のメモリ位置の選択およびアクセスによって引き起こされるディスターブ作用を処理することができる。次のメモリ位置は、タイルの以前選択、アクセスされたメモリ位置に対して一つ以上のディスターブ期間中に選択、アクセスされる場合に、対応するデジット線導体およびアクセス線導体、アクセス回路およびメモリ位置が、メモリ位置の問題ない選択および/またはアクセスを妨げるディスターブ作用を被らないようなメモリ位置とすることができる。幾つかの実施形態においては、次のメモリ位置は、タイルのメモリ位置を検知(センシング)するか書き込むため、およびタイルのメモリ位置に対するレベルをバイアスするために使用される一つ以上の技術に少なくとも部分的に基づいて決定される。さらに、次のメモリ位置は、幾つかの場合には、成功的に選択、アクセスできるメモリ位置の範囲またはグループから選択されてもよい。他の場合においては、次のメモリ位置は、タイルマッパ314によって提供される選択およびアクセスパターン、またはメモリ312内に記憶されたルックアップテーブルなどの選択およびアクセスパターンに従って選択されてもよい。
ブロック515において、タイルの次のメモリ位置は、例えば、コントローラ310および/またはラインドライバ320を使用して選択される。一つ以上の以前のメモリ位置の選択およびアクセスが、タイルの幾つかのメモリ位置に対するディスターブ作用を引き起こし続けるか、または受け続けるとき、次のメモリ位置は、メモリデバイスの一つ以上の次のクロック周期中およびディスターブ期間中に選択することができる。しかしながら、次のメモリ位置は、読み出しまたは書き込み動作などのデータ動作に対して成功的に選択、アクセスすることができる。なぜなら、一つ以上の以前のメモリ位置の選択、アクセスに由来するディスターブ作用が次のメモリ位置の問題ない選択およびアクセスを中断させないように、以前に選択、アクセスされたメモリ位置、次のメモリ位置および/またはメモリ位置の対応するデジットおよびアクセス線導体、アクセス回路のうちの一つ以上は、互いに分離されるからである。
ブロック520において、例えばコントローラ310によってタイルの一つ以上のさらなるメモリ位置が処理されるべきか否かの判定が行われる。幾つかの実施形態においては、選択およびアクセスパターンは、処理されるタイルのメモリ位置の割合またはその全てを決定するために使用される。ある割合のメモリ位置または全メモリ位置が処理されるまで、プロセス500は、ブロック510に戻り、タイルの次のメモリ位置を決定し続ける。ある割合のメモリ位置または全てのメモリ位置が処理されると、プロセス500は終了する。幾つかの実施形態においては、メモリアクセス要求は、処理されるタイルのメモリ位置を決定するために使用される。多数の特定の要求されたメモリ位置が処理されるまで、プロセス500は、ブロック510に戻って、タイルの次のメモリ位置を決定し続ける。多数の特定の要求されたメモリ位置が処理されると、プロセス500は終了する。
図6は、アクセスパターンに従ってメモリアレイのメモリ位置を選択するためのプロセスを示す図である。プロセス600は、例えば、メモリタイル340上のコントローラ310、ラインドライバ320および/またはアクセス回路330によって実施することができる。プロセス600は、異なるメモリタイルの記憶コンポーネントに選択、アクセスする前に、単一のメモリタイルの記憶コンポーネントにメモリデバイスが連続的に選択、アクセスすることを可能にすることができる。
ブロック605において、メモリタイルは、複数のパッチに分割される。例えば、タイルは、2の異なるパッチに分割され、ここでNは、正の整数であり、各パッチは等しい数の記憶コンポーネントを含む。幾つかの実装においては、タイルは、2以上のあらゆる整数のパッチに分割することができ、幾つかのパッチは、他のパッチよりも多数、または少数の記憶コンポーネントを含んでもよい。分割は、コントローラ310、タイルマッパ314によって実施されてもよいか、または例えば、メモリ312に記憶されたルックアップテーブルに従って決定されてもよい。
ブロック610において、複数のパッチが複数のサブパッチに分割される。例えば、一つ以上のパッチは、2の異なるサブパッチに分割することができ、ここで、Mは正の整数である。幾つかの実装においては、タイルは、2以上のあらゆる整数のサブパッチに分割することができ、幾つかのサブパッチは、他のサブパッチよりも多数または少数の記憶コンポーネントを含んでもよい。分割は、コントローラ310、タイルマッパ314によって実施されるか、または、例えば、メモリ312内に記憶されたルックアップテーブルに従って決定されてもよい。
ブロック615において、複数のサブパッチの一つ以上の記憶コンポーネントは、一つ以上のグループに割り当てられる。例えば、サブパッチの共通の物理的位置に配置された幾つかの記憶コンポーネントは、一グループに割り当てることができ、サブパッチの共通の物理的位置に配置された他の記憶コンポーネントは、異なるグループに割り当てることができる。他の記憶コンポーネントに対する問題ない選択およびアクセスに影響を与える、ある記憶コンポーネントの選択およびアクセスに由来するディスターブ作用なしで、あるグループの記憶コンポーネントを互いの直後に選択、アクセスできるように、記憶コンポーネントはグループに割り当てることができる。他の例においては、記憶コンポーネントは、コントローラ310によってランダムに、またはメモリ312内に記憶されたルックアップテーブル由来の割り当てに従ってなど、他のスキームを使用してグループに割り当てることができる。さらに、異なるグループの選択およびアクセスに対する順序を決定することができるように、グループは、連続的グループまたは一つ以上の間隔で、さらに割り当てることができる。この選択およびアクセスは、結果として、あるグループの記憶コンポーネントの選択およびアクセスに由来するディスターブ作用が、次の連続グループの記憶コンポーネントの問題ない選択およびアクセスに影響を与えないように実施されてもよい。さらに、幾つかの実施形態においては、記憶コンポーネントがグループに割り当てられるように、グループに一つ以上のメモリアドレスまたは対応するデジットおよび/またはアクセス線導体を割り当てることによって、記憶コンポーネントはグループに割り当てられる。
ブロック620において、一つ以上のグループの記憶コンポーネントは、例えば、コントローラ310および/またはラインドライバ320によって、アクセスパターンに従って選択される。アクセスパターンは、一つ以上のグループに対する一つ以上の記憶コンポーネントの割り当てに依存する可能性がある。例えば、幾つかのグループの記憶コンポーネントは、他のグループの記憶コンポーネントの前、またはその後に連続的に(例えば、一つ以上の連続的クロックパルスの結果として)選択することができる。第一グループの記憶コンポーネントは、個々に連続的に選択することができる。第一グループの記憶コンポーネントが選択された後、第二グループの記憶コンポーネントは、個々に連続的に選択される。第二グループの記憶コンポーネントが選択された後、一つ以上のさらなるグループを同一の方法で選択することができる。アクセスパターンを利用する記憶コンポーネントの選択の結果、メモリタイルの記憶コンポーネントのアレイ内で互いに対して種々の関係を有する記憶コンポーネントの選択を生じる可能性がある。例えば、互いから等距離および/またはアレイの対角線に沿った幾つかの記憶コンポーネントは、連続的に選択することができる。さらに、幾つかの実装においては、選択パターンの対角線の傾き(例えば、傾きとは、二つ以上の連続的に選択された記憶コンポーネントを連結する直線の傾きのことを称する可能性がある)は、タイルの記憶コンポーネントの連続的選択における所望の遅延および距離に依存して変化する可能性がある。例えば、選択パターンの傾きは、連続的に選択されたアクセス線間の距離または飛び越えが、連続的に選択されたデジット線の間の距離または飛び越えの2倍であることを意味することであってもよい。即ち、以前に選択された記憶コンポーネントから傾きに沿って選択された次の記憶コンポーネントは、以前に選択された記憶コンポーネントから、デジット線に沿ってK離れた位置であり、アクセス線に沿って2・K離れた位置であってもよい。他の例においては、選択パターンの傾きは、1/4、1/3、1/2、1、2または3、4などである可能性がある。図7においては、選択パターンは、幾つかの連続的アクセス間で1の傾きを有するように図示される。
[選択およびアクセスパターン実施形態]
図7は、メモリタイルのメモリアドレスの集合700を選択、アクセスするための例示的なアクセスパターンを示す図である。図7の例においては、集合700の各正方形は、タイルの対応する記憶コンポーネントのメモリアドレスを表す。集合700は、タイルに対して、ドライバによって選択可能な4096個の記憶コンポーネントに対応する、4096個の異なるメモリアドレスを含む。メモリアドレスは、16個の等寸法のパッチに分割される。したがって、各パッチは、256個の選択可能なメモリアドレスに対応する。パッチ702は陰影が付される。各パッチは、64個の記憶コンポーネントに対応する4個の等寸法のサブパッチ(例えば、左上、右上、左下、右下の角部のサブパッチ)にさらに分割される。パッチのうちの上部の二つのサブパッチは、上部の二つのサブパッチに対応する記憶コンポーネントにアクセスするために共有されたアクセス回路を有し、パッチのうちの下部の二つのサブパッチは、二つの下部のサブパッチに対応する記憶コンポーネントにアクセスするために共有された異なるアクセス回路を有する。集合700の一行に沿った各メモリアドレスは、共通のアクセス線を共有し、集合700の一列に沿った各メモリアドレスは、共通のデジット線を共有してもよい。集合700は16個の等寸法のパッチに分割された4096個の記憶コンポーネントに対するメモリアドレスを含むが、他の場合には、タイルに対するメモリアドレスの集合は、より少数か、または多数であり、例えば、数万または数百万の記憶コンポーネントをその代わりに選択してもよい。このような他の場合には、図7を参照して記述されたのと同様の割り当て、選択およびアクセスアプローチも適用できる。
集合700の幾つかの正方形は、0から15の間の番号が付される。正方形の番号は、図6のブロック615に関連して記述されたように、メモリアドレスの割り当てられたグループに対応する可能性がある。同一グループの他の記憶コンポーネントに成功的に選択、アクセスすることによって影響するか、または影響を受けるグループのある記憶コンポーネントを選択、アクセスすることによるディスターブ作用なしで、互いの後に(例えば、一つ以上のクロック周期毎に1記憶コンポーネントに)あるグループの記憶コンポーネントに、連続的に選択、アクセスすることができるように、記憶コンポーネントはグループ化することができる。例えば、グループの記憶コンポーネントは、グループの他の記憶コンポーネントとは異なる対応するデジット線およびアクセス線導体ならびに異なるアクセス回路を有してもよい。
図7においては、集合700の対角線に沿って番号0を付された正方形は、記憶コンポーネントの一グループを共に形成してもよい。グループ0は、集合700内の幾つかのサブパッチの対応する位置の8個の正方形を含む。詳細には、4個の異なるパッチのうち、左上および右下のサブパッチ由来の左上の正方形は、グループ0に含まれる。番号3を付された正方形は、異なるグループを共に形成してもよい。グループ3は、集合700の幾つかのサブパッチの対応する位置から正方形を含み、グループ0を形成する4個のパッチとは異なる、4個のパッチの左上および右下のサブパッチ由来の左上の正方形を含む。集合700は、合計で、グループ0からグループ15にわたって、16個のグループを図示する。集合700の幾つかの正方形は、表示の明瞭性のために番号が付されていないが、これらの正方形の一つ以上は、グループに割り当てることができる。
集合700のメモリアドレスのグループは、図7の例におけるタイルの対応する記憶コンポーネントを選択、アクセスするためのアクセスパターンを提供することができる。例えば、メモリデバイスのクロック信号に従って、t=1の時間に、集合700の左上角部正方形内のメモリアドレスに対応する記憶コンポーネントに、選択、アクセスすることができる。記憶コンポーネントに対応するデジットおよびアクセス線導体は、記憶コンポーネントを選択することができ、記憶コンポーネントに対するアクセス回路は、記憶コンポーネントにアクセス(例えば、データを読み出し、または書き込み)することができる。クロックが時間t=2にインクリメントすると、選択、アクセスするための次の記憶コンポーネントは、グループ0の次のメモリアドレスへの破線に従うことによって、決定することができる。この例においては、グループ0内にあるパッチ702の第二のメモリアドレスを選択、アクセスすることができる。クロックが時間t=3にインクリメントすると、選択、アクセスするための次の記憶コンポーネントは、グループ0の次のメモリアドレスへの破線に再度従うことによって決定することができる。
このアクセスパターンが続けられ、破線に従って、破線に沿ってグループ0内の次のメモリアドレスに対応する記憶コンポーネントを選択、アクセスする。クロックが時間t=8にインクリメントすると、グループ0の8個のメモリ位置が選択、アクセスされたことになる。その後、クロックが時間t=9にインクリメントすると、例えば、集合700の上の行内のグループ1またはグループ2内のメモリアドレスに対応する記憶コンポーネントなどの、異なるグループの記憶コンポーネントが選択されてもよい。ディスターブ作用が、グループ0の以前選択された記憶コンポーネントと同一および/または選択するデジットもしくはアクセス線導体から移るように、異なるグループの記憶コンポーネントは、さらに選択することができる。クロック時間t=10からt=16までに、t=17にクロックがインクリメントすると、別のグループの記憶コンポーネントを選択、アクセスする前に、各クロック周期後の直線および矢印方向に従って、異なるグループの記憶コンポーネントは、個々に選択することができる。さらに、幾つかの実装においては、図7の一直線に沿ったこのアクセスパターンは、カウンタ(例えば、この場合、各直線は8個のメモリアドレスを含むため、3ビットカウントである)を使用してエンコードすることができる。さらには、幾つかの実施形態においては、グループのメモリアドレスは、例えば、アレイ内のランダムメモリアドレスで開始することによって、集合700のサブパッチの上の行内のメモリアドレスで開始するのとは異なる順序でアクセスすることができる。
集合700の番号が付された正方形は、さらに一つ以上のグループのクラスを形成することができる。クラスの異なるグループが同一のデジットまたはアクセス線導体の選択由来のディスターブ作用を回避するように連続的に選択、アクセスされるように、グループのクラスは、決定することができ、一グループの記憶コンポーネントを選択、アクセスすることによるディスターブ作用は、別のグループの記憶コンポーネントを成功的に選択およびアクセスすることに影響を与えない。幾つかの実施形態においては、クラスの記憶コンポーネントは、対応する同一のデジットおよびアクセス線導体を有するが、互いに異なるアクセス回路を有してもよい。
例えば、グループ0,1,2,3のメモリアドレスは、一クラスを形成することができる。同様に、グループ4,5,6,7のメモリアドレスは別のクラスを形成することができ、グループ8,9,10,11のメモリアドレスがさらに別のクラスを形成し、グループ12,13,14,15のメモリアドレスがさらに別のクラスを形成することができる。時間t=1からt=8までのクロック周期において、グループ0のメモリアドレスを選択、アクセスすることができる。時間t=9からt=16までのクロック周期において、グループ1のメモリアドレスを選択、アクセスすることができる。同様に、時間t=17からt=24およびt=25からt=32のクロック周期において、グループ2および3のメモリアドレスを其々選択、アクセスすることができる。クロック周期t=33において、アクセスパターンはあるクラスから別のクラスに遷移することができる。ある場合においては、グループ4に対応する記憶コンポーネントを次に選択、アクセスすることができる。この場合においては、同一の対応するデジットまたはアクセス線導体を有する記憶コンポーネントを選択、アクセスする間のレイテンシーは、8クロック周期であり、別の以前選択された記憶コンポーネントに隣接する記憶コンポーネントを選択、アクセスする間のレイテンシーは、32クロック周期である。別の場合には、隣接する記憶コンポーネントの選択およびアクセス間に、より大きいレイテンシーが望ましい場合、例えば、グループ12に対応する記憶コンポーネントを次に選択、アクセスすることができる。このスキームを継続するメモリデバイスは、集合700のメモリアドレスのフルカバレッジ(全区域)を提供するアクセスパターンに従うことができる。
グループおよび/またはクラスに対して、メモリアドレスおよび対応する記憶コンポーネントを割り当てることは、用いられる技術または実装(例えば、記憶コンポーネントの構成、使用されるアクセス回路の種類、またはメモリタイルの次元/寸法など)に部分的に依存することがある。さらには、メモリアドレスおよび対応する記憶コンポーネントの割り当ては、メモリタイルの記憶コンポーネントの選択および/またはメモリタイルの記憶コンポーネントのアクセスによって引き起こされるディスターブ作用に依存する可能性がある。例えば、比較的長期間のディスターブ作用を伴う技術または実装に対しては、(1)同一のデジットまたはアクセス線導体の選択および/または(2)同一のアクセス回路によるアクセスの間により大きいレイテンシーを提供するアクセスパターンが使用される可能性がある。
図8は、あるアドレススペースから別のアドレススペースにアドレスを変換するためのタイルマッパまたはシーケンサ800を示す図である。タイルマッパ800は、入力として(左側で)ネイティブタイル選択アドレスAを受信し、図7の例に記述されるアクセスパターンなどのアクセスパターンに従って再マッピングされたアドレスDXAおよびDYAを(右側で)出力する。イネーブルC_ENがハイになると、ネイティブタイル選択アドレスAは、DXA[8:5,2:0]出力、DYA[7:4,1:0]出力および接続された+1ブロックに向かって、Lブロックを通ることができる。ACLK1がクロック信号のクロックパルスを受信するのに応じて、+1ブロック(例えば、加算器またはカウンタ)は、接続されたLブロックまたは他の+1ブロックから受信された値をインクリメントし、2ビットブロック(例えば、2ビットカウンタ)は2ビットカウントをインクリメントすることができる。2ビットブロックは、第一の2ビットブロックの後に受信されたクロック信号の周波数を4で除算(DIV4)し、第二の2ビットブロック後に受信されたクロック信号の周波数を16で除算(DIV16)するため、および幾つかの+1ブロックなどのタイルマッパ800のあるコンポーネントを制御するために使用することができる。結果として、タイルマッパ800を使用すると、選択、アクセスするための次のメモリアドレスは、以前に選択、アクセスされたメモリアドレスに基づいて、メモリタイルの次の選択およびアクセス用に作成することができる。それによって、タイルマッパ800は、例えば、メモリタイルに対する選択およびアクセスシーケンスを決定するために、コントローラ310によって使用することができる。
[結論]
本明細書で記述されるメモリデバイスを含むシステムは、メモリデバイスの論理回路と通信する一つ以上のプロセッサをさらに含むことができる。このようなシステムは、コンピュータ、携帯電話、電子ゲーム、カメラ、音楽プレイヤーなどの電子デバイスを定義するためのコンポーネントをさらに含むことができるが、そのいずれにも限定はされない。
本明細書で用いられる“and”“or”および“and/or”という語は、このような語が用いられる文脈に少なくとも部分的に依存すると予期される種々の意味を含んでもよい。典型的には、“or”が、A,B or Cなどリストを関連付けるために用いられる場合、排他的意味で用いられるA,B or Cと同様に、包括的意味で用いられるA,B and Cを包含することが意図される。さらに、本明細書で用いられる“one or more”という語は、単数形で任意の特徴、構造または特性を記述するために用いられるか、または、複数もしくは幾つかの他の特徴、構造もしくは特性の組み合わせを記述するために用いられてもよい。これは単に例示するものであって、本発明の主題はこの例に限定されることはないことに留意されたい。
前述の詳細な説明においては、本発明の主題の完全な理解を提供するために、多数の具体的詳細事項が説明されてきた。しかしながら、本発明の主題はこれらの具体的詳細事項がなくても実施することができることが当業者には理解されるであろう。他の例においては、当業者に既知であろう方法または装置は、本発明の主題を不明瞭にしないように詳細には記述されていない。
例示的特徴であると現在考えられるものが図示され記述されてきたが、本発明の主題から逸脱することなく、種々の他の改変が行われてもよく、均等物が置換されてもよいことを当業者には理解されたい。さらに、本明細書に記述された中心概念から逸脱することなく、本発明の主題の教示に特定の状況を適応させるために、多くの改変が行われてもよい。
このように、本発明の主題は開示された特定の実施例に限定されることはなく、このような本発明の主題は、添付された請求項およびその均等物の範囲内にある全ての態様を含むことができることを意図される。



  1. 第一のメモリタイルを含む複数のメモリタイルであって、前記複数のメモリタイルの各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点に記憶コンポーネントのアレイを含む、複数のメモリタイルと、
    前記記憶コンポーネントに対応するデジット線導体および対応するアクセス線導体に基づいて、前記複数のメモリタイルのうちのメモリタイルの記憶コンポーネントを選択するように構成されたラインドライバを含む選択回路と、
    を含み、
    前記選択回路は、前記複数のメモリタイルの異なるメモリタイルの前記記憶コンポーネントを選択する前に、連続的に前記第一のメモリタイルの二つ以上の記憶コンポーネントを選択するように構成される、
    ことを特徴とする装置。

  2. 前記第一のメモリタイルの前記二つ以上の選択された記憶コンポーネントは、異なる対応するデジット線導体および異なる対応するアクセス線導体を有する、
    ことを特徴とする請求項1に記載の装置。

  3. 前記第一のメモリタイルの前記二つ以上の選択された記憶コンポーネントは、前記第一のメモリタイルの記憶コンポーネントの前記アレイ内で、互いに対して隣接しない、
    ことを特徴とする請求項2に記載の装置。

  4. 前記第一のメモリタイルの前記二つ以上の選択された記憶コンポーネントは、前記二つ以上の記憶コンポーネントのうちの一つに記憶されたデータにアクセスすることが、前記二つ以上の記憶コンポーネントのうちの他の記憶コンポーネントに記憶されたデータに成功的にアクセスすることを妨げないような距離によって互いに分離される、
    ことを特徴とする請求項2に記載の装置。

  5. 前記選択回路は、連続的クロックパルスに応じて、前記記憶コンポーネントを選択することによって、連続的に前記二つ以上の記憶コンポーネントを選択するように構成される、
    ことを特徴とする請求項4に記載の装置。

  6. 前記選択回路は、前記第一のメモリタイルの前記記憶コンポーネントに対するディスターブ作用回復時間に少なくとも部分的に基づいて、前記第一のメモリタイルの前記二つ以上の記憶コンポーネントを選択するようにさらに構成される、
    ことを特徴とする請求項2に記載の装置。

  7. 前記第一のメモリタイルの前記二つ以上の選択された記憶コンポーネントは、第一の記憶コンポーネント、第二の記憶コンポーネントおよび第三の記憶コンポーネントを含み、前記第一の記憶コンポーネントは、ある距離によって前記第二の記憶コンポーネントから分離され、前記第二の記憶コンポーネントは、前記距離によって前記第三の記憶コンポーネントから分離される、
    ことを特徴とする請求項2に記載の装置。

  8. 前記第一のメモリタイルの前記記憶コンポーネントにアクセスするように構成されたアクセス回路をさらに含み、前記選択回路は、前記第一のメモリタイルの連続的にアクセスされる記憶位置は、前記第一のメモリタイルの記憶コンポーネントの前記アレイ内で互いに対角線に沿ったものであるように、前記第一のメモリタイルの前記二つ以上の記憶コンポーネントを選択するようにさらに構成され、前記二つ以上の記憶コンポーネントは、異なるアクセス回路によってアクセス可能である、
    ことを特徴とする請求項2に記載の装置。

  9. 前記記憶コンポーネントは、少なくとも二つの抵抗状態を有する抵抗性メモリ素子を含む、
    ことを特徴とする請求項2に記載の装置。

  10. 前記複数のメモリタイルのうちの各メモリタイルは、前記選択回路にプログラムされたアドレスに基づいて個々にアドレス指定可能である、
    ことを特徴とする請求項1に記載の装置。

  11. 記憶コンポーネントに対する少なくともデジット線導体およびアクセス線導体と関連付けられたメモリアドレスに従って、複数のメモリタイルの前記記憶コンポーネントを選択するために、複数のスイッチングデバイスを切り替えることであり、前記複数のメモリタイルのうちの各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点において一意的にアドレス指定可能な記憶コンポーネントのアレイを含む、ように切り替え、
    以前選択されたメモリアドレスに少なくとも部分的に基づいて、前記複数のスイッチングデバイスで選択する次のメモリアドレスを決定する、
    ように構成されたコントローラと、
    前記次のメモリアドレスを記憶するように構成されたメモリと、
    を含み、
    前記コントローラは、前記複数のメモリタイルのうちの異なるメモリタイルの前記記憶コンポーネントを選択する前に、連続的に、前記複数のメモリタイルのうちのメモリタイルの二つ以上の記憶コンポーネントを選択するように構成される、
    ことを特徴とする装置。

  12. 前記コントローラは、タイルマッパを使用して前記次のメモリアドレスを決定するようにさらに構成され、前記タイルマッパは、タイルアクセスパターンに従って、入力アドレスを出力アドレスにマッピングするように構成される、
    ことを特徴とする請求項11に記載の装置。

  13. 前記メモリタイルの前記三つ以上の選択された記憶コンポーネントは、第一の記憶コンポーネント、第二の記憶コンポーネントおよび第三の記憶コンポーネントを含み、前記第一、第二および第三の記憶コンポーネントは、異なる対応するデジット線導体および異なる対応するアクセス線導体を有する、
    ことを特徴とする請求項12に記載の装置。

  14. 前記第一、第二および第三の記憶コンポーネントは、前記メモリタイルの記憶コンポーネントの前記アレイ内で互いに隣接しない、
    ことを特徴とする請求項13に記載の装置。

  15. 前記第一の記憶コンポーネントは、或る距離によって前記第二の記憶コンポーネントから分離され、前記第二の記憶コンポーネントは、前記距離によって前記第三の記憶コンポーネントから分離される、
    ことを特徴とする請求項13に記載の装置。

  16. 前記コントローラは、ルックアップテーブルに記憶されたアドレスに従って、前記次のメモリアドレスを決定するようにさらに構成される、
    ことを特徴とする請求項11に記載の装置。

  17. メモリデバイスの動作方法であって、
    複数のメモリタイルのうちのメモリタイルの記憶位置のメモリアドレスを決定することであって、前記メモリアドレスの各々は、対応するデジット線導体および対応するアクセス線導体を有し、前記複数のメモリタイルのうちの各メモリタイルは、複数のデジット線導体および複数のアクセス線導体の交点において記憶コンポーネントのアレイを含む、ことと、
    前記メモリタイルの前記記憶位置にアクセスするために、前記メモリタイルの前記記憶位置の前記決定されたメモリアドレスに、前記対応するデジット線導体および前記対応するアクセス線導体を選択することと、
    を含み、
    前記メモリタイルの少なくとも二つ以上の記憶コンポーネントは、前記複数のメモリタイルの異なるメモリタイルの前記記憶コンポーネントを選択する前に選択される、
    ことを特徴とする方法。

  18. 前記メモリタイルの前記記憶位置の前記メモリアドレスを決定することは、前記メモリタイルの第二の記憶位置の第二のメモリアドレスに少なくとも部分的に基づいて、前記メモリタイルの第一の記憶位置の第一のメモリアドレスを決定することを含み、前記第一および第二のメモリアドレスは、異なる対応するデジット線導体および異なる対応するアクセス線導体を有する、
    ことを特徴とする請求項17に記載の方法。

  19. 前記二つ以上の記憶コンポーネントのうちの一つに記憶されたデータにアクセスすることが、前記二つ以上の記憶コンポーネントの他の記憶コンポーネントに記憶されたデータに成功的にアクセスすることを妨げないように、前記対応するデジット線導体および前記対応するアクセス線導体が選択される、
    ことを特徴とする請求項18に記載の方法。

  20. 前記メモリタイルの二つの連続的にアクセスされた記憶位置が、前記メモリタイルの記憶コンポーネントの前記アレイ内で互いに隣接しないように、前記対応するデジット線導体および前記対応するアクセス線導体が選択される、
    ことを特徴とする請求項18に記載の方法。

  21. 前記メモリタイルの連続的にアクセスされた記憶位置が前記メモリタイルの記憶コンポーネントの前記アレイ内で互いに対角線に沿うように、前記対応するデジット線導体および前記対応するアクセス線導体が選択され、前記連続的にアクセスされた記憶位置は、前記メモリタイルの前記記憶コンポーネントにアクセスするように構成された異なるアクセス回路によってアクセス可能である、
    ことを特徴とする請求項20に記載の方法。

  22. メモリデバイスに対するアクセス方法であって、
    メモリタイル内で以前選択されたメモリアドレスに少なくとも部分的に基づいて、前記メモリタイル内の対応するデジット線導体および対応するアクセス線導体を有する記憶位置のメモリアドレスを決定することと、
    前記メモリタイルの前記記憶位置にアクセスするために、前記決定されたメモリアドレスの前記対応するデジット線導体および前記対応するアクセス線導体を選択することと、
    を含み、
    前記決定されたメモリアドレスの前記対応するデジット線導体および前記対応するアクセス線導体は、前記メモリタイル内の前記以前に選択されたメモリアドレスのデジット線導体およびアクセス線導体とは異なる、
    ことを特徴とする方法。

  23. 前記決定されたメモリアドレスの前記対応するデジット線導体および前記対応するアクセス線導体を選択することは、前記以前に選択されたメモリアドレスの閾値回復時間前に生じる、
    ことを特徴とする請求項22に記載の方法。

  24. 前記記憶位置の前記メモリアドレスを決定することは、マッパまたはルックアップテーブルを使用して前記メモリアドレスを決定することを含む、
    ことを特徴とする請求項22に記載の方法。

  25. 前記記憶位置の前記メモリアドレスを決定することは、前記以前に選択されたメモリアドレスから前記メモリタイル内で対角線に沿って前記メモリアドレスを決定することを含む、
    ことを特徴とする請求項22に記載の方法。

  26. 前記決定されたメモリアドレスの前記対応するデジット線導体および前記対応するアクセス線導体を選択することは、第二のメモリタイルの記憶位置を選択する前に生じる、
    ことを特徴とする請求項22に記載の方法。

 

 

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類似の特許
メモリデバイスおよびメモリ動作方法が記述される。一例のメモリシステムは、共通導体と、共通導体と結合された複数のメモリセルとを含む。メモリシステムは、それらのメモリセルのうちの互いに異なるメモリセルを、第一の時点と第二の時点との間の複数の異なる時点で、複数の異なるメモリ状態のうちの一つのメモリ状態とするように構成されたアクセス回路を更に含む。アクセス回路は、メモリセルを上記の一つのメモリ状態とするために、第一の時点と第二の時点との間で、上記の一つのメモリ状態に対応する電位で共通導体を保持するようにさらに構成される。
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装置、検知回路、およびメモリにおけるワード線の電圧上昇を補償する方法が説明されている。一実施例による装置は、ビット線、ビット線に接続されたメモリセル、メモリセルに接続されたセレクタデバイス、セレクタデバイスに接続されたワード線、およびワード線に接続されたワード線ドライバを含む。装置は、ワード線のインピーダンスおよびワード線ドライバのインピーダンスをモデリングするように構成されたモデルワード線回路と、ビット線およびモデルワード線回路に接続された検知回路とをさらに含む。検知回路は、セル電流に基づいてメモリセルの状態を検知し、メモリセルの状態を示す検知信号を与えるように構成される。さらに、検知回路は、モデルワード線回路によりモデリングされたワード線電圧の上昇に応じてビット線電圧を調整するように構成される。
【選択図】図1
高度ナノメートルフラッシュメモリデバイスにおいて使用される感知回路の改良形PMOS及びNMOSトランジスタデザインを開示する。
【選択図】図2
nウェル切替回路 // JP2016511933
デュアルモードPMOSトランジスタが開示される。デュアルモードPMOSトランジスタは、デュアルモードPMOSトランジスタの切替型nウェルが高電圧にバイアスされる第1の動作モードを有する。デュアルモードPMOSトランジスタは、高電圧よりも低い低電圧に切替型nウェルがバイアスされる第2の動作モードを有する。デュアルモードPMOSトランジスタのサイズおよびゲート酸化物厚さはそれぞれ、高電圧への永続的な結合に対応できない大きさである。nウェル電圧切替回路が、デュアルモードPMOSトランジスタの比較的小さいサイズおよび薄いゲート酸化物厚さにもかかわらずデュアルモードPMOSトランジスタに対する電圧損傷を防止するために、切替型nウェルをバイアスする。
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