マルチダイアセンブリにおける電力管理

 

異種デバイスのような装置は、少なくとも第1ダイ及び第2ダイを含む。装置は、第1誘導素子、第2誘導素子、及び切り替え制御回路をさらに含む。切り替え制御回路は、第1ダイに配置される。切り替え制御回路は、第1誘導素子を通じて電流を制御して第1電圧を生成する。第1電圧は第1ダイに電力を供給する。第2誘導素子は、第1誘導素子に連結される。第2誘導素子は、第2電圧を生成して第2ダイに電力を供給する。第1ダイ及び第2ダイは、第1ダイ及び第2ダイがそれにおいて複数の異なる最大電圧に耐える複数の異なる技術に従って製造され得る。第1電圧の絶対値は、第2電圧の絶対値より大きくてよい。

 

 

本開示の複数の実施形態は概して、複数のマルチダイアセンブリにおける電力管理に関する。
各々のホスト基板におけるスペースを節約すべく、複数の集積回路または複数のダイは、複数のダイを互いの上部に鉛直に積層することによって単一のマルチダイアセンブリを生成するように組み合わせられてよい。このような例において、ホスト基板から受けられる電圧は典型的に、マルチダイアセンブリにおける各ダイに電力を供給する。
複数の特定の例において、積層における各ダイに電力を供給するように要求される電圧の絶対値は異なってよく、その場合、ホスト基板は、マルチダイアセンブリに電力を供給する複数の異なる電圧を提供してよい。ボード設計者がマルチダイアセンブリに対して外部電圧レギュレータを提供することが要求され、プラットフォームの複数のコスト及び複雑さを増加させるので、ホスト基板における複数の電圧の外部生成は、望ましくない場合がある。換言すれば、マルチダイアセンブリに対する外部回路は、マルチダイアセンブリにおける複数の異なるダイに電力を供給する複数の適切な電圧を生成するように用いられ得る。
複数の電圧の外部生成を要求する代わりとして、複数の従来のダイは、受けられる単一の電圧を複数の異なる供給電圧に変換するチャージポンプ回路を含むように構成され得る。マルチダイアセンブリにおけるコネクティビティを介して、複数の内部的に生成される電圧は次に、マルチダイアセンブリにおける複数の異なるダイに電力を供給するように用いられる。マルチダイアセンブリにおける1つ又は複数のチャージポンプの使用は、典型的に非効率で従って電力を浪費するので、望ましくない。
本明細書の複数の実施形態に係る複数のダイの積層を含むアセンブリを示す例示的な3次元図である。 本明細書の複数の実施形態に係るアセンブリを示す例示的な側面図である。 本明細書の複数の実施形態に係る平面的マルチダイアセンブリを示す例示的な3次元図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係る1つ又は複数の方法を実行するのに用いられ得るコンピュータアーキテクチャを示す例示的な図である。 本明細書の複数の実施形態に係る方法を示す例示的なフローチャートである。 本明細書の複数の実施形態に係るそれぞれのコンピュータシステムにおける複数のダイ及び/または複数のマルチダイアセンブリの使用を示す例示的な図である。
複数の異なる電力レールを要求する複数のマルチダイアセンブリの製造に向けられる圧力があった。マルチダイアセンブリにおける1つのダイ上の回路はマルチダイアセンブリにおける別のダイによって必要とされる電圧への露出に耐えることができない場合があるので、このような圧力は重要な課題である。例えば、マルチダイアセンブリは、(異なる技術に従って製造される)複数のメモリダイが互いの上部に積層されるDRAM(ダイナミックランダムアクセスメモリ)の積層を含み得る。マルチダイアセンブリにおける1つのダイ上の制御ロジックのような回路は、複数の特定のメモリ管理動作を実行するように、マルチダイアセンブリにおける(メモリダイのような)別のダイによって必要とされるVPP(すなわち、供給電圧)のような高電圧への露出を許容することができてよい。
本明細書の一実施形態は、異種マルチダイアセンブリに配置される電力管理回路(例えば、メモリ積層、平面的メモリ回路、センサ回路、無線周波数または他の複数の高電力技術など)を含む。異種アセンブリは、複数の種類のダイを含み得る。例えば、アセンブリにおける第1ダイは、第1技術に従って製造され得、第2ダイは第2技術に従って製造され得、等々。アセンブリに配置される電力管理回路は、異種アセンブリにおける使用に、1つ又は複数のより高い電圧の生成を可能にする。
異種マルチダイアセンブリにおける各ダイは、同一または異なる複数の技術に従って製造され得る。例えば、積層における1つ又は複数のダイは、SDRAM(シンクロナスダイナミックランダムアクセスメモリ)、DRAM(ダイナミックランダムアクセスメモリ)、SRAM(スタティックランダムアクセスメモリ)、MRAM(磁気抵抗ランダムアクセスメモリ)、EPROM(消去可能プログラマブルリードオンリメモリ)、フラッシュ、PCM(相変化メモリ)などを含む複数のメモリ技術に従って製造され得る。複数の自動車センサ用途に、積層における1つ又は複数のダイは、スマート電力技術に従って製造され得る。積層における1つ又は複数のダイは、CMOS(相補型金属酸化物半導体)、GaAs(ガリウムヒ素)、Ge(ゲルマニウム)、SiC(炭化シリコン)などのような複数の異なる技術に従って製造され得る。
上述の複数の製造技術の全ては、異なる電圧要求を有してよく、共通積層において組み合わられ得る。
それぞれの複数の異なる技術は、各々のダイに電力を供給する異なる電圧の適用を要求してよい。例えば、異種アセンブリにおける第1ダイは、(例えば読み取り、消し込み、書き込みなどの)データ管理のような機能を実行するように第1電圧VPP1を要求してよく、異種アセンブリにおける第2ダイは、(例えば読み取り、消し込み、書き込みなどの)データ管理のような機能を実行するように、(VPP1と異なる、またはそれより高い電圧のような)第2電圧VPP2を要求してよく、等々。
各々の第1ダイを製造するのに用いられる製造技術によって、第1ダイにおける(複数のトランジスタ、複数のダイオードなどのような)いずれの複数のダイコンポーネントに対する(VPP1より高い電圧の)VPP2の適用は、ダメージを引き起こし得る。従って、第1ダイから第2ダイに電圧VPP2を生成し、及び/または送ることが挑戦的な課題である。本明細書の一実施形態は、異種アセンブリのような装置を含む。言及されたように、異種アセンブリ(またはデバイス)は、第1製造技術に従って製造される第1ダイを含み得、異種アセンブリは、第2製造技術に従って製造される第2ダイを含み得、等々。
異種アセンブリは、切り替え制御回路、第1誘導素子、及び第2誘導素子をさらに含み得る。切り替え制御回路は、1つ又は複数のダイ内または上に配置され得る。
一実施形態によれば、第1誘導素子は、入力電圧を受けるように構成され得る。切り替え制御回路は、第1電圧を生成するように第1誘導素子を通じて(入力電圧によって提供される電流のような)電流を制御する。第1電圧は、入力電圧の絶対値より大きくてよい。
第1電圧は、第1ダイに電力を供給する。第2誘導素子は、第1誘導素子に連結される。第2誘導素子は、第2回路に電力を供給するように第2電圧を生成する。第2電圧は、第2ダイに電力を供給する。第2ダイは、第2ダイにおける各々の複数の動作を実行するようにより高い電圧を要求し得ることを想起されたい。一実施形態において、第2電圧の絶対値は、実質的に第1電圧の絶対値より大きい。
言及されたように、第1ダイ及び第2ダイは、第1ダイ及び第2ダイが複数の異なる最大印加電圧に耐える複数の異なる技術に従って製造され得る。例えば、第1ダイにおける複数のダイコンポーネントは、複数の特定の動作を実行するように第2ダイによって要求される第2電圧に耐えることができなくてよい。
本明細書で説明されているような複数の誘導素子を用いて複数の異なる電圧の生成は、要求されるエリアの量またはアセンブリ及び対応する電力管理回路の体積を減少させる。例えば、第1誘導素子、第2誘導素子、及び切り替え制御回路を含む電力管理回路は、アセンブリに配置される。
本明細書で説明されているような電力管理回路を用いる複数の異なる電圧の生成もまた、アセンブリにおける複数の異種回路の動作を可能にする。例えば、言及されたように、複数の誘導素子及び対応する切り替え制御回路は、各々の異種デバイス内に配置され得、従って外部回路基板リアルエステートのサイズ及びあるアセンブリ上に必要とされる複数の電力入力ピンの数を低減する。さらに、本明細書で説明されるような複数の電圧の生成は、複数の異なる技術に従って製造される複数のメモリ回路を含むメモリ積層のような共通デバイス内の複数の異種回路のコロケーション及び動作を可能にする。
次に、より具体的には、図1は、本明細書の複数の実施形態に係る複数のダイの積層のようなアセンブリの斜視図を示す例示的な図である。
示されているように、アセンブリ100は、ダイ110‐1、ダイ110‐2、ダイ110‐3などのような、2つまたはそれより多いダイを含む。アセンブリ100は、それぞれが同一または異なる技術に従って製造される、任意の適した数(例えば、2、3、4、5など)のダイ(例えば、複数の半導体チップ、複数の集積回路など)を含み得る。
アセンブリ100における各ダイは、任意の適した種類のリソースであり得る。例えば、アセンブリ100における1つ又は複数のダイは、複数のメモリチップであり得る。一実施形態において、アセンブリ100における1つ又は複数のダイのそれぞれは、DRAM(ダイナミックランダムアクセスメモリ)デバイス、NANDフラッシュ、NORフラッシュ、磁気抵抗ランダムアクセスメモリ、強誘電体ランダムアクセスメモリ、3−Dメモリ、パーソナルコンピュータメモリシステムなどであり得る。
各ダイは、それぞれのデータを格納する複数のストレージセルを含むそれぞれの半導体デバイス(例えば集積回路)であり得る。非限定的な例として、ダイ110‐1は、第1データを格納する一組のストレージセル150‐1を含み得、ダイ110‐2は、第2データを格納する一組のストレージセル150‐2を含み、ダイ110‐3は、第3データを格納する一組のストレージセル150‐3を含み、等々。
言及されたように、各ダイは、それぞれの複数のストレージセルを含まなくてよく、任意の適した機能を実行し得る。
各ダイは、複数のダイを含むそれぞれの半導体ウェハから切り出され得る。
1つ又は複数の異なる種類の複数のダイ110は、アセンブリ100を形成するように互いの上部に積層され得る。言及されたように、鉛直積層を生成する複数のダイ110の積層は、印刷回路基板またはアセンブリ100がその上に装着される他の適したホスト基板における複数のダイ110によって占められる対応する領域上に保存し得る。
複数の特定の例において、示されたように、アセンブリ100における各ダイは、それぞれの複数のデータ動作(複数のメモリ管理動作、複数の制御動作、複数の処理動作、複数のセンサ動作など)を実行するように異なるセットの1つ又は複数の電圧(例えばVccl、Vcc2、Vcc3など)を要求し得る。アセンブリ100における各ダイによってサポートされる複数の動作は、アセンブリが用いられる適用に応じて変化し得る。
例えば、一実施形態において、ダイ110‐1上に配置される電力管理回路142(例えば切り替え制御回路140、誘導素子130−1、誘導素子130‐2、誘導素子130‐3、導電性リンク170‐1、導電性リンク170‐2など)は、入力電圧Vinを受け、それぞれの複数の動作を実行するように各ダイによって用いられる複数の電圧(例えばVcc1、Vcc2、Vcc3など)を生成する。
1つの非限定的で例示的な実施形態において、複数のダイ110がそれぞれのダイを製造するのに用いられる技術の種類に応じて、(例えばNAND技術に基づき)データを格納する複数の不揮発性メモリストレージセルを含むように構成される場合、各々のダイにおける複数のストレージセルのそれぞれは、メモリダイのそれぞれのセル当たりビットモード設定(例えば、マルチレベルセルMLC,単一レベルセルSLCなど)に応じて、データの1つまたは複数のビットを格納するように構成されてよい。
(切り替え制御回路140のような)電力管理回路142及び/または複数の関連コンポーネントは、例えばアナログ回路、デジタル回路、複数の命令を実行するデジタル信号プロセッサハードウェア、ファームウェアなどの任意の適した種類のリソースを介して、実行され得る。従って、本明細書の複数の実施形態は、ハードウェア、ソフトウェア、ハードウェア及びソフトウェアのハイブリッドなどを含み得る。
言及されたように、本非限定的で例示的な実施形態において、ダイ110‐1上の電力管理回路142は、切り替え制御回路140を含む。ダイ110‐1はまた、入力電圧VinをVcc1、Vcc2、Vcc3などのような1つ又は複数の電圧への変換を容易にする、誘導素子130−1、誘導素子130−2、及び誘導素子130‐3を含む複数の誘導素子130も含む。従って、第1誘導素子130‐1、第2誘導素子130‐2、第3誘導素子130‐3などは、第1ダイ110‐1に配置され得る。
一実施形態によれば、切り替え制御回路140は、(データストレージ装置または他の適した種類のマルチチップデバイスのような)アセンブリ100の第1ダイ110‐1に配置される。切り替え制御回路140は、第1電圧Vcc1を生成するように第1誘導素子130‐1を通じて電流を制御する。1つの非限定的で例示的な実施形態において、第1電圧Vcc1は、第1ダイ110‐1に電力を供給し、複数のストレージセル150‐1に関連付けされる1つ又は複数の異なる種類のデータ管理動作のサポートをする。代替的に、別の例示的な実施形態において、第1電圧Vcc1は、第1ダイ110‐1上に配置されるどの回路にも電力を供給しない中間電圧である。本明細書で説明されるように、第1電圧Vcclは、Vcc2、Vcc3などのような1つ又は複数の他の電圧を生成する基礎として用いられる。
図1にさらに示されるように、電力管理回路142は、誘導素子130‐2を含む。誘導素子130‐2は、第1電圧Vcc1を受けるように連結され、第2電圧Vcc2を生成する。導電性リンク170‐1は、誘導素子130‐2の出力から、ダイ110‐2に配置されるダイオードD11に、コネクティビティを提供する。導電性リンクは、金属のような任意の適した導電性材料から製造され得る。従って、導電性リンク170‐1は、電圧Vcc2をダイ110‐2に送る。前に説明されたように、第2電圧Vcc2は、アセンブリ100における第2ダイ110‐2に電力を供給し、ダイ110‐2に関連付けられる1つ又は複数の動作をサポートする。
図1にさらに示されるように、この非限定的で例示的な実施形態において、電力管理回路142は、第3誘導素子130−3を含む。第3誘導素子130‐3は、第1電圧Vcc1を受け、第3電圧Vcc3を生成するように連結される。導電性リンク170‐2は、誘導素子130‐3の出力ノードから、ダイ110‐3上に配置されるダイオードD21に、コネクティビティを提供する。導電性リンク170‐2は、ダイ110‐2における複数のコンポーネントから電気的に絶縁され得る。導電性リンク170‐2は、金属のような任意の適した導電性材料から製造され得る。従って、導電性リンク170‐2は、第3電圧Vcc3をダイ110‐3に送る。前に説明されたように、電圧Vcc3はアセンブリ100における第3ダイ110‐3に電力を供給し、ダイ110‐3に関連付けられる1つ又は複数のそれぞれのデータ管理動作をサポートする。
一実施形態において、第1誘導素子130‐1及び第2誘導素子130−2は、互いに磁気的に連結される。
類似の手段において、第1誘導素子130‐1及び第3誘導素子130‐3もまた、互いに磁気的にまたは誘導的に連結され得る。磁気的連結は、誘導素子130‐2及び誘導素子130‐3を通じて電流のフローを誘導するように補助し、複数の潜在的により高い電圧レベルを生成する。
複数の誘導素子は、任意の適した手段によって形成され得る。例えば、1つの非限定的で例示的な実施形態において、複数の誘導素子130のそれぞれは、ダイ110‐1の複数の層に配置される1つ又は複数の連続的コイリングパスを介して製造される。複数のコイリングパスは、磁気的連結を提供するように共同位置され得る。
複数のインダクタは、複数の側面インダクタとして与えられた複数の金属層を用いるか、またはさらに鉛直に複数のTSV(複数のシリコン貫通ビア)を用いるかのいずれによって、ダイ上に実装され得る。(図3にあるような)2.5D種類の集積用に、複数のインダクタ素子はまた、共通インターポーザ上に実装されてもよい。
70%以上の電力効率性のために、複数の誘導素子の連結要素は、0.9またはそれ以上の順序であり得る。複数の誘導素子のそれぞれは、複数のTSVを用いて螺旋状にダイ110‐1の1つ又は複数の層に形成され得る。複数の特別磁気的材料は、前に説明されたような磁気的連結を提供するように、コイルの内部にまたは複数の誘導素子130の複数の螺旋ループに追加され得る。しかしながら、高電圧生成に対する非常に高い効率性は常には要求されていない。それら複数の電圧が複数の初期融合動作用のような単に短時間の複数の期間に沿ってまたは複数の稀なイベント中に能動的であることが必要な場合、効率性は、潜在的に関連が低い。
一実施形態において、電圧Vcclの絶対値は、電圧Vinの絶対値より大きく、電圧Vcc2の絶対値は電圧Vcc1より大きく、電圧Vcc3の絶対値は電圧Vcc2の絶対値より大きく、等々。
前に説明されたように、アセンブリ100は、ダイ110‐1、ダイ110‐2、ダイ110‐3などを含む鉛直メモリ積層であり得る。第1ダイ110‐1の平面182−1(上面)は、第2ダイ110‐2の平面182−2(底面)に実質的に接触する。
導電性リンク170‐1は、第1ダイ110‐1から第2ダイ110‐2まで延伸する。導電性リンク170‐1は、誘導素子130‐2の出力ノードから、第2ダイ110‐2に配置されるダイオードD11の陽極に、第2電圧Vcc2を送る。
類似の手段において、導電性リンク170‐2は、第1ダイ110‐1から第3ダイ110‐3まで延伸する。導電性リンク170‐2は、誘導素子130‐3の出力ノードから、ダイ110‐3に配置されるダイオードD21の陽極に、第3電圧Vcc3を送る。
各ダイは、対応する機能性をサポートする複数の異なる種類の回路コンポーネントを含み得る。例えば、ダイ110‐1は、複数のトランジスタ、複数のダイオードなどのような、第1製造技術に従って製造される第1組の半導体コンポーネントを含み得、ダイ110‐2は、複数のトランジスタ、複数のダイオードなどのような、第2製造技術に従って製造される第2組の半導体コンポーネントを含み得、ダイ110‐3は、複数のトランジスタ、複数のダイオードなどのような第3組の半導体コンポーネントを含み得、等々。
第1組(例えばダイ110‐1上)における複数の半導体コンポーネントは、第1最大閾値電圧の適用を許容するように製造され得、第2組(例えばダイ110‐2上)における複数の半導体コンポーネントは、第2最大閾値電圧の適用を許容するように製造され得、第3組(ダイ110‐3上)における複数の半導体コンポーネントは、第3最大閾値電圧の適用を許容するように製造され得、等々。
更なる非限定的な例として、ダイ110‐1上の複数の半導体コンポーネントのような回路が2.2ボルトの最大電圧の適用を許容することを仮定し、ダイ110‐2上の複数の半導体コンポーネントのような回路が2.9ボルトの最大電圧の適用を許容することを仮定し、ダイ110‐3上の複数の半導体コンポーネントのような回路が3.6ボルトの最大電圧の適用を許容することを仮定する。
このような実施形態において、及び非限定的な例として、電力管理回路142は、入力電圧Vin(例えば1.0ボルトDC)を2.2ボルトDCの最大閾値電圧以下であるVcc1(例えば1.8ボルトDC)に変換する。電力管理回路142は、入力電圧Vcc1(例えば1.8ボルトDC)を2.9ボルトDCの最大閾値電圧以下であるVcc2(例えば2.5ボルトDC)に変換する。電力管理回路142は、入力電圧Vcc1(例えば1.8ボルトDC)を3.6ボルトDCの最大閾値電圧以下であるVcc3(例えば3.2ボルトDC)に変換する。
従って、電力管理回路142は、第1電圧Vcc1(1.8VDC)の絶対値を、第1最大閾値電圧(2.2VDC)より小さくするように生成し、第2電圧Vcc2(2.5VDC)の絶対値を、第1最大閾値電圧(2.2VDC)より大きいが、第2最大閾値電圧(2.9VDC)の絶対値より小さくするように生成するように構成され得る。
ダイ110‐1における複数の半導体回路コンポーネント(例えば複数のトランジスタ、複数のダイオードなど)は、ダイ110‐1における複数の半導体コンポーネントへのダメージを防止するように、第2電圧Vcc2(2.5VDC)から電気的に絶縁される。従って、本明細書の複数の実施形態は、(より高く潜在的にダメージングする電圧Vcc2を生成する)誘導素子130‐2の出力ノードをダイ110‐1における複数の他のコンポーネントから絶縁する段階を含み得る。電圧Vcc2の絶対値を許容する導電性リンク170‐1の端部は、電圧Vcc2をダイ110‐2に送る。
前に説明されたように、アセンブリ100における複数のダイは、異なる技術に従って製造され得る。複数のダイはまた、同一の技術種類からであり得る。1つの例示的実施形態において、第1ダイ110‐1は、アセンブリ100における第1DRAM(ダイナミックランダムアクセスメモリ)デバイスであり、第2ダイ110‐2は、アセンブリ100における第2DRAM(ダイナミックランダムアクセスメモリ)デバイスである。
複数の異なる電圧の生成が単に非限定的な例として示され、アセンブリ100における複数のダイ110が同一の製造技術に従って製造され得ることに再び留意されたい。電力管理回路142は、アセンブリ100における対応する複数のダイ110の各々に電力を供給すべく、同一または実質的に同一の電圧レベルを生成するように構成され得る。
図2は、本明細書の複数の実施形態に係るアセンブリを生成する複数のダイの積層を示す例示的な側面図である。
前に説明されたように、アセンブリ100は、ダイ110‐1、ダイ110‐2、ダイ110‐3などを含む複数のダイを含み得る。アセンブリ100のこの側面図に示されるように、ダイ110‐2は、第1ダイ110‐1上に積層され、ダイ110‐3は、ダイ110‐2上に積層され、等々。
アセンブリ100は、それぞれの回路基板225に装着され得る。言及されたように、たとえアセンブリ100がデータを格納するまたは任意の他の適した機能を実行するように複数の追加的レベル(例えばダイ110−2、ダイ110−3など)を含んでも、アセンブリ100のフットプリントが概してダイ110‐1のフットプリントに等しいので、アセンブリ100を生成する複数のダイ110の積層は、回路基板225上の実質的なリアルエステートの複数の省スペースをもたらす。
一実施形態において、導電性リンク170‐1及び導電性リンク170‐2は、複数のいわゆるTSV(複数のシリコン貫通ビア)として製造される。前に説明されたように、アセンブリ100における複数のダイ110は、複数の半導体デバイスまたは集積回路であり得る。複数のダイを通じる複数の導電性リンクは、アセンブリ100における1つのシリコンの層(例えばダイ110−1)から、次のシリコンの層(例えばダイ110−2)に、コネクティビティを提供する。
所望される場合、1つ又は複数の誘導素子130は、ダイ110−1に配置される代わりに、ホスト基板325上に配置され得る。このような例において、アセンブリ100及び回路基板225は、ダイ110−1を通じて、回路基板225上の複数の誘導素子130から、積層における複数の他の対応するダイに、複数の生成される電圧Vcc1、Vcc2、Vcc3などを送ることを容易にする複数の追加的導電性リンクを含む。
切り替え動作の複数の追加的詳細は以下より説明される。
図3は、本明細書の複数の実施形態に係る平面的アセンブリを示す例示的な3次元図である。
前に説明されたように、アセンブリ100は、鉛直メモリ積層として構成され得る。複数の更なる代替的実施形態によれば、アセンブリは、複数のダイのような複数のコンポーネントがその上に装着される平面的アセンブリとして、構成され得る。
例えば、アセンブリ300は、(インターポーザのような)ホスト基板325を含み得る。切り替え制御回路140及び対応する複数の誘導素子130は、上述されたような類似の手段によって動作する。しかしながら、示されているようにそれぞれの積層を形成するように互いの上部に積層される代わりに、ダイ110‐1、ダイ110‐2、及びダイ110‐3は、ホスト基板325の露出された面上に互いに隣接して配置され得る。
この非限定的な平面的例示的な実施形態において、導電性リンク370‐1は、第1ダイ110−1上の誘導素子130‐2からダイ110−2まで配置されるダイオードD11までホスト基板325の面上に横延伸する。従って、導電性リンク370―1は、電圧Vcc2を誘導素子130‐2からダイ110−2に配置されるダイオードD11に送る。
導電性リンク370―2は、第1ダイ110−1上の誘導素子130‐3からダイ110−3まで配置されるダイオードD21までホスト基板325の面上に横延伸する。従って、導電性リンク370―2は、電圧Vcc3を誘導素子130‐3からダイ110−3に配置されるダイオードD21に送る。
所望される場合、1つ又は複数の誘導素子130は、ホスト基板325上に配置され得る。このような例において、アセンブリ300は、複数のそれぞれのダイ110への複数の生成される電圧Vcc1、Vcc2、Vcc3などをお送ることを容易にする複数の追加的導電性リンクを含む。
図4は、本明細書の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。
示されたように、アセンブリ100は、対応するスイッチS1及びS2も、切り替え制御回路140も含み得る。
切り替え制御回路140は、スイッチS1及びS2の複数の状態を制御する複数の制御信号432を生成する。誘導素子130‐1の第1ノード(例えば入力ノード)は、入力電圧Vinに電気的に連結される。入力電圧Vinは、電圧Vcc1を生成するように、誘導素子130‐1を通じて電流を提供するソースである。
ダイ110‐1における電力管理回路142は、切り替え制御回路140によって制御されるスイッチS1を含む。スイッチS1は、第1誘導素子130‐1及び第2誘導素子130‐2の間に配置される。以下により詳細に説明されるように、スイッチS1は、第1ダイ110−1に電力を供給するように第1電圧を生成する。第2誘導素子130‐2は、第1電圧Vcc1を受け、第2電圧Vcc2を生成し、第2ダイ110−2に電力を供給する。
より具体的には、一実施形態における動作中に、複数の制御信号432を介して、切り替え制御回路140は、スイッチS2がオフ状態に設定されると同時に、スイッチS1をオン状態になるように制御する。切り替え制御回路140は、スイッチS1がオン状態に設定されると同時に、スイッチS2をオフ状態になるように制御する。制御信号432のデューティサイクルは、出力電圧Vcc1の絶対値を所望のレベルに変化させるように調整され得る。
一実施形態において、電力管理回路142は、電圧Vcc1を生成するように入力電圧Vinがそれにおいてブーストされるバック‐ブーストDC/DCコンバータのように機能する。キャパシタC1は、安定性を提供し、切り替えノイズをフィルタにかける。
誘導素子130‐1の誘導素子130‐2への磁束連結により、誘導素子130‐1を通じて電圧Vcc1を生成する電流の制御は、導電性リンク170−1に連結される誘導素子130−2の出力ノードから電圧Vcc2の生成をもたらす。誘導素子130‐2によって生成される電圧は、誘導素子130‐1及び130‐2のそれぞれにおける複数の有効巻線または複数のコイルの数にも、複数の誘導素子の間の磁気的連結の量にも、依存する。
ダイ110‐2は、導電性リンク170−1上に受けられる信号を修正するダイオードD11及びダイオードD21を含む。キャパシタC2は、安定性を提供し、切り替えノイズをフィルタにかける。
図5は、本明細書の複数の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。
示されたように、切り替え制御回路140は、電圧Vcc1を生成するように、上述されたような類似の方法によって複数の制御信号532を生成する。しかしながら、この例示的な実施形態において、ダイ110‐2は、切り替え制御回路140によって制御されるスイッチS3を含む。例えば、導電性リンク170−1のような第1導電性リンクは、ダイ110−1からダイ110−2まで延伸する。導電性リンク170‐1は、ダイ110−1における誘導素子130‐2から出力される電圧Vcc2をダイ110−2に配置されるスイッチS3に送る。
導電性リンク570−1は、ダイ110−1における切り替え制御回路140からダイ110−2まで延伸する。非限定的で例示的な一実施形態において、切り替え制御回路140は、スイッチS1及びS2を制御するのに用いられる複数の制御信号とは独立し、スイッチS3を制御する制御信号を生成する。導電性リンク570−1は、切り替え制御回路140によって生成される切り替え制御信号をスイッチS3に送る。生成される制御信号を介して、切り替え制御回路140は、スイッチS3の状態及び電圧Vcc2の絶対値を制御する。
一実施形態において、切り替え制御回路140は、スイッチS1がオフ状態になるように制御されたときと実質的に同時にスイッチS2及びS3をオン状態になるように制御する。切り替え制御回路140は、スイッチS1がオン状態になるように制御されたときと実質的に同時にスイッチS2及びS3をオフ状態になるように制御する。
図6は、本明細書の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。
この例示的な実施形態において、ダイ110‐1は、誘導素子630‐1、誘導素子630‐2、及び誘導素子630‐3を含む。前に説明されたような手段において、切り替え制御回路140は、電圧Vinから電圧Vcc1を生成するように、スイッチS1及びS2の状態を制御する。
誘導素子630‐2及び誘導素子630‐3の一連の接続は、示されるように誘導素子630‐1に磁気的に連結される。出力電圧Vcc1を生成するようにスイッチS1及びS2を制御する動作中に、誘導素子630‐2及び630‐3は、示されるようにそれぞれのダイ110−2及び110−3に電力を供給すべく、それぞれの電圧Vcc2及びVcc3を生成する。
図7は、本明細書の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。
上述されたような複数の実施形態は、1つ又は複数の電圧を生成する複数のオープンループ制御を実行する方法を示す。複数の代替的実施形態によれば、フィードバックに基づき、1つ又は複数の電圧Vccl、Vcc2、Vcc3などを生成することが望ましい場合がある。
例えば、一実施形態において、切り替え制御回路140は、監視回路740を含む。それの名称が示唆するように、監視回路740はフィードバックパス750−1に受けられる電圧Vcc1の絶対値を監視する。当該フィードバックに基づき、切り替え制御回路140は、所望の電圧範囲内に電圧Vcc1を生成するように第1誘導素子130‐1(Vinによって供給されたとき)を通じて、電流の切り替えを制御する。
複数のまた更なる実施形態において、監視回路740は、フィードバックパス750―2に受けられた電圧Vcc2の絶対値を監視するように構成され得る。当該フィードバックに基づき、切り替え制御回路140は、所望の電圧範囲内に電圧Vcc2を生成するように誘導素子130‐2(Vcc1によって供給されたとき)を通じて、電流の切り替えを制御する。
前に説明されたように、所望される場合、ダイオードD11は、スイッチS3のようなスイッチと交換され得る。このような実施形態において、切り替え制御回路140は、複数の所望範囲内にVcc1及びVcc2を生成するように、スイッチS3の制御とは独立して、スイッチS1及びS2を制御し得る。
図8は、本明細書の実施形態に係る電力管理を実装するコンピュータシステムの例示的なブロック図である。
コンピュータシステム850は、切り替え制御回路140に対していずれの複数の動作を実行するように構成され得る。
示されたように、本例のコンピュータシステム850は、デジタル情報が格納及び取り出され得る物理的非一時的種類の媒体(すなわち、任意の種類の物理的ハードウェア記憶媒体)のようなコンピュータ可読記憶媒体812と、プロセッサ813(すなわち、1つ又は複数のプロセッサデバイスまたはコンピュータプロセッサハードウェア)と、I/Oインタフェース814と、通信インタフェース817などを連結するインターコネクト811を含み得る。
コンピュータ可読記憶媒体812は、任意の物理的または有形なハードウェアストレージデバイスまたはメモリ、光学ストレージ、ハードドライブ、フロッピー(登録商標)ディスクなどのような複数のデバイスであり得る。一実施形態において、コンピュータ可読記憶媒体812(例えば、コンピュータ可読ハードウェアストレージ)は、複数の命令及び/またはデータを格納する。
一実施形態において、通信インタフェース817は、複数のリモートソースから情報を取り出し複数の他のコンピュータと通信を行うように、コンピュータシステム850及びそれぞれのプロセッサ813(コンピュータプロセッサハードウェア)にネットワーク190のようなリソースを通じて通信をさせる。I/Oインタフェース814は、前に説明されたような複数のスイッチを制御するように、コンピュータシステム850にフィードバック及び/または複数の出力制御信号を受けさせる。
示されたように、コンピュータ可読記憶媒体812は、プロセッサ813によって実行される(例えば、ソフトウェア、ファームウェアなどの)切り替え制御アプリケーション140−1とエンコードされる。切り替え制御アプリケーション140−1は、本明細書で説明されるようないずれの複数の動作を実装する複数の命令を含むように構成され得る。
一実施形態の動作中に、プロセッサ813は、起動、動作、実行、解釈またはそうでなければコンピュータ可読記憶媒体812に格納される切り替え制御アプリケーション140−1における複数の命令を実行すべく、インターコネクト811の使用を介して、コンピュータ可読記憶媒体812にアクセスする。
切り替え制御アプリケーション140−1の実行は、プロセッサ813における切り替え制御処理140−2のような処理機能性を生成する。換言すれば、プロセッサ813に関連付けられる切り替え制御処理140−2は、コンピュータシステム850におけるプロセッサ813内またはその上の切り替え制御アプリケーション140−1の実行の1つ又は複数の態様を表す。
当業者は、コンピュータシステム850は、切り替え制御アプリケーション140−1を実行するように、割り当て及び複数のハードウェアリソース、複数のソフトウェアリソースなどの使用を制御するオペレーティングシステムのような複数の他の処理及び/または複数のソフトウェア及びハードウェアコンポーネントを含み得ることを理解する。
複数の異なる実施形態によれば、コンピュータシステム850は、モバイルコンピュータ、パーソナルコンピュータシステム、無線デバイス、基地局、電話デバイス、デスクトップコンピュータ、ラップトップ、ノートブック、ネットブックコンピュータ、メインフレームコンピュータシステム、ハンドヘルドコンピュータ、ワークステーション、ネットワークコンピュータ、アプリケーションサーバ、ストレージデバイス、カメラ、カムコーダ、セットトップボックス、モバイルデバイス、ビデオゲームコンソール、ハンドヘルドビデオゲームデバイス等の大衆消費電子デバイス、スイッチ、モデム、ルータ等の周辺機器、または一般的に、任意の種類のコンピューティングまたは電子デバイスを含むがこれらに限定されない、いずれの様々な種類のデバイスであってよいことに留意されたい。
複数の異なるリソースによってサポートされる機能性は、図9の複数のフローチャートを介して次に説明される。以下の複数のフローチャートにおける処理は任意の適した順序で実行され得ることに留意されたい。
図9は、複数の実施形態に係る例示的な方法を示すフローチャート900である。上述されたような複数の概念についていくつかの重複があることに留意されたい。
処理ブロック910において、電力管理回路142は、入力電圧Vinを受ける。
処理ブロック920において、電力管理回路142は、入力電圧から第1電圧Vcclを生成するように、第1誘導素子130‐1を通じて電流を制御する。生成される第1電圧Vcclは、第1ダイ110‐1上の回路(例えば複数のストレージセル150‐1)に電力を供給する。
処理ブロック930において、電力管理回路142は、第2誘導素子130‐2を通じて第1電圧Vcc1から供給される電流を介して第2電圧Vcc2を取得する。
処理ブロック940において、電力管理回路142は、アセンブリ100における第2ダイ110‐2に第2電圧Vcc2を送る。生成される第2電圧Vcc2は、第2ダイ110‐2における回路(例えば複数のストレージセル150‐3)に電力を供給する。
図10は、本明細書の複数の実施形態に係るそれぞれのコンピュータシステムにおける1つ又は複数のアセンブリの使用を示す例示的な図である。
示されたように、コンピュータシステム1100は、ホストプロセッサリソース1120及びメモリシステム1050を含み得る。ホストプロセッサリソース1120は、1つ又は複数のプロセッサデバイスのようなコンピュータプロセッサハードウェアであってよく、又はこれらを含み得る。非限定的な例として、コンピュータシステム1100は、パーソナルコンピュータ、携帯電話、モバイルデバイス、カメラなどのような、データを格納するメモリシステム1050を用いる、任意の適した種類のリソースであり得る。
一実施形態において、メモリシステム1050は、それぞれのデータを格納する、例えばアセンブリ100、アセンブリ101、アセンブリ102などの1つ又は複数のデータストレージアセンブリを含む。前に説明されたように、所望される場合、複数のアセンブリは、複数の異なる種類の機能に構成され得る。
ホストプロセッサリソース1120は、インタフェース1011を介して、メモリシステム1050へのアクセスを有する。インタフェース1011は、データの複数の転送を可能にする任意の適したリンクであり得る。例えば、インタフェース1011は、データの転送をサポートする任意の適した種類の通信リンクであり得る。非限定的な例として、通信リンクは、SCSI(スモールコンピュータシステムインタフェース)、SAS(シリアルアタッチドSCSI)、SATA(シリアルアドバンスドテクノロジアタッチメント)、USB(ユニバーサルシリアルバス)、PCIe(ペリフェラルコンポーネントインターコネクトエクスプレス)バスなどであり得る。
インタフェース1011を介して、コンピュータシステム1100のホストプロセッサリソース1120は、メモリシステム1050からデータを取り出し及びそれにデータを格納することができる。
一実施形態において、チェックアウトステーション1100は、ダイ110−1の複数のストレージセル150‐1及びダイ110−2におけるストレージセル150‐2を含む、アセンブリ100に格納される対応するデータの複数の設定を管理するように構成されるホストプロセッサリソース1120(例えばホストコンピュータプロセッサハードウェア)を含む。
一例として、ホストプロセッサリソース1120はコンピュータシステム1100を操作するユーザから入力105によって特定されるそれぞれの機能を実行する要求を受信することが仮定すされる。ホストプロセッサリソース1120は、特定される論理的アドレスにおけるデータの取り出し用に、インタフェース1011を通じて、データ管理ロジック1040に要求を送信する段階を含み得る機能を実行する。複数の他の機能を実行するのに加え、データ管理ロジック1040は、受信されるアクセス要求の論理的アドレスを、メモリシステム1050における適切な物理的アドレスにマッピングし、1つ又は複数のデータストレージアセンブリからデータを取り出すように構成され得る。メモリシステム1050(及び1つ又は複数のアセンブリ100、101、102など)から適切なデータを取り出した後続には、データ管理ロジック1040は、取り出したデータをデータに対する要求を満足させるホストプロセッサリソース1120に送信する。
一非限定的で例示的な実施形態において、ホストプロセッサリソース1120は、データ管理ロジック1040から受信するデータに応じてディスプレイスクリーン1030上に画像の表示を開始する。一実施形態において、チェックアウトステーション100は、ダイ110−1及び/またはアセンブリ100のダイ110‐2格納される対応するデータに少なくとも部分的に基づきそれの上に画像をレンダリングするディスプレイスクリーン1030を含む。
更なる例として、ホストプロセッサリソース1120は、ユーザから入力105によって特定されるようなそれぞれの機能を実行する要求を受信し得ることに留意されたい。ホストプロセッサリソース1120は、機能を実行し、ホストプロセッサリソース1120によって特定されるような論理的アドレスにおいてデータを格納するデータ管理ロジック1040と通信を行う。要求を受信することに応答して、データ管理ロジック1040は、論理的アドレスを適切な物理的アドレスにマッピングし、1つ又は複数アセンブリ100、101、102などにおける対応する位置に受信されるデータを格納する。
前に説明されたように、それぞれのアセンブリは、複数のダイを含み得る。複数の異なる内部的に生成される電圧(例えば電圧Vccl、Vcc2、Vcc3など)は、複数の適切なデータ管理動作を実行するようにそれぞれの複数のメモリダイの各々によって用いられ得る。
開示される複数の例示的な実施形態の複数の異なる置換は以下の通りである。
本明細書で説明されるような第1例示的な実施形態は装置を含む。装置は、切り替え制御回路、第1誘導素子、及び第2誘導素子を備える。切り替え制御回路は、装置の第1ダイに配置される。切り替え制御回路は、第1電圧を生成するように第1誘導素子を通じて電流を制御する。第2誘導素子は第1電圧を受け、第2電圧を生成するように連結される。第2電圧は、装置における第2ダイに電力を供給する。
第1例示的な実施形態は、複数の以下のまた更なる実施形態を生成するようにいずれの1つ又は複数の以下の特徴と共に実装され得る。
一実施形態によれば、第1電圧は、第1ダイに電力を供給する。
一実施形態において、第1誘導素子は、第2誘導素子に磁気的に連結される。
別の実施形態によれば、第1誘導素子及び第2誘導素子は、第1ダイ上に配置される。第2電圧の絶対値は、第1電圧の絶対値より大きい。
複数の更なる実施形態によれば、第2ダイは、第1ダイ上に積層される。第2電圧の絶対値は、第1電圧の絶対値より大きい。
さらに別の実施形態において、第1ダイは、一組のストレージセルを含み、第1ダイにおける当該組のストレージセルは第1データを格納する。第2ダイは、一組のストレージセルを含む。第2ダイにおける当該組のストレージセルは、第2データを格納する。
別の実施形態によれば、第1誘導素子及び第2誘導素子は、第1ダイに配置される。
さらに複数の更なる実施形態において、第1ダイ及び第2ダイは、それにおいて第1ダイの平面がそれにおいて実質的に第2ダイの平面に接触する鉛直積層に配置される。導電性リンクは、第1ダイから第2ダイまで延伸する。導電性リンクは、第2誘導素子から第2ダイに配置されるダイオードに第2電圧を送る。
複数の更なる実施形態によれば、導電性リンクは、第2誘導素子の出力ノードからダイオードの陽極に第2電圧を送る。
さらに複数の更なる実施形態において、第1誘導素子の第1ノードは、入力電圧に連結され、当該入力電圧は第1誘導素子を通じて電流を提供する。第1電圧の絶対値は、入力電圧の絶対値より大きい。
装置は、さらにホスト基板を含み得る。第1ダイ及び第2ダイは、ホスト基板の面上に互いに隣接して配置され得る。導電性リンクは、第1ダイから第2ダイまでホスト基板の面上で延伸する。導電性リンクは、第2誘導素子から第2ダイに配置されるダイオードに第2電圧を送る。
一実施形態において、第1誘導素子及び第2誘導素子は、ホスト基板上に配置される。
複数の更なる実施形態によれば、第1ダイは、第1DRAM(ダイナミックランダムアクセスメモリ)デバイスである。第2ダイは、第2DRAM(ダイナミックランダムアクセスメモリ)デバイスである。
更なる実施形態において、第2電圧の絶対値は、第1電圧の絶対値より大きい。第1ダイは、第1製造技術に従って製造される第1組の半導体コンポーネントを含む。第1組における複数の半導体コンポーネントは、第1最大閾値電圧の適用を許容する。第2ダイは、第2組の半導体コンポーネントを含む。第2組の半導体コンポーネントは、第2製造技術に従って製造され得る。第2組における複数の半導体コンポーネントは、第2最大閾値電圧の適用を許容する。第1電圧の絶対値は、第1最大閾値電圧より小さい。第2電圧の絶対値は、第1最大閾値電圧より大きい。第2電圧の絶対値は、第2最大閾値電圧より小さい。
別の実施形態において、第1組における複数の半導体コンポーネントは、第1組における複数の半導体コンポーネントへのダメージを防止するように第2電圧から電気的に絶縁される。第1電圧は、第1ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように用いられる。第2電圧は、第2ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように用いられる。
さらに複数の更なる実施形態において、装置は、第1ダイから第2ダイに延伸する第1導電性リンクを含む。第1導電性リンクは、第1ダイから第2ダイに配置される切り替えコンポーネントに第2電圧を送る。第2導電性リンクは、第1ダイから第2ダイまで延伸する。第2導電性リンクは、切り替え制御回路によって生成される切り替え制御信号を切り替えコンポーネントに送る。切り替え制御信号は、切り替えコンポーネントの状態を制御する。
装置は、監視回路をさらに含む。監視回路は、フィードバックとして、第1電圧の絶対値を監視する。切り替え制御回路は、所望の電圧範囲内に第1電圧を生成するように第1誘導素子を通じて電流の切り替えを制御する。
別の実施形態によれば、装置は、フィードバックとして、第2電圧の絶対値を監視するように構成される監視回路を含み得る。切り替え制御回路は、所望の電圧範囲内に第2電圧を生成するように第2誘導素子を通じて電流の切り替えを制御する。
一実施形態において、装置は、切り替え制御回路によって制御されるスイッチを含む。スイッチは、第1誘導素子及び第2誘導素子の間に配置され得る。スイッチは、第1ダイに電力を供給するように第1電圧を提供する。第2誘導素子は、第1電圧を受け、第2ダイに電力を供給する第2電圧を生成する。
コンピュータシステムは、装置を含むように構成され得る。このようなコンピュータシステムは、第1ダイの複数のストレージセル及び第2ダイにおける複数のストレージセルに格納される対応するデータ複数の設定を管理するように構成されるホストコンピュータプロセッサハードウェアを含むように構成され得る。
本明細書で説明されるようなコンピュータシステムは、アセンブリの第1ダイ及び第2ダイに格納される対応するデータに少なくとも部分的に基づき画像をその上にレンダリングするディスプレイスクリーンを含み得る。
本明細書で説明されるような第2例示的な実施形態は、アセンブリにおける電力を管理する方法を含み、当該方法は、入力電圧を受ける段階と、入力電圧から第1電圧を生成する第1ダイ上に配置される切り替え制御回路を介して、第1誘導素子を通じて電流を制御する段階と、第2誘導素子を通じて第1電圧から供給される電流を介して第2電圧を導出する段階と、第2ダイにおける回路に電力を供給する第2電圧を第2ダイに送る段階とを含み得る。
第2の例示的な方法実施形態は、以下の複数の更なる実施形態を生成するようにいずれの1つ又は複数の以下の特徴と共に実装され得る。
一実施形態によれば、第1電圧は、第1ダイに電力を供給する。
一実施形態において、方法は、第1電圧の絶対値より大きい第2電圧を生成する段階をさらに含む。
別の方法実施形態によれば、第1誘導素子及び第2誘導素子は、第1ダイに配置される。
別の方法実施形態によれば、第1ダイ及び第2ダイは、第1ダイの平面が第2ダイの平面に接触する鉛直積層に配置される。一方法実施形態は、第1ダイから第2ダイまで延伸する導電性リンクにおける第2電圧を送る段階と、導電性リンクは、第2誘導素子から第2ダイに配置されるダイオードに第2電圧を送ることをさらに含む。
別の方法実施形態によれば、方法実施形態は、第1誘導素子を通じる電流用のソースである入力電圧を受ける段階と、入力電圧の絶対値より大きい第2電圧の絶対値を生成する段階とをさらに含む。
別の方法実施形態によれば、第1組における複数の半導体コンポーネントは、第1組における複数の半導体コンポーネントへのダメージを防止するように第2電圧から電気的絶縁される。方法実施形態は、第1ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第1電圧を利用する段階と、第2ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第2電圧を利用する段階とをさらに含む。
別の実施形態によれば、方法実施形態は、第1ダイから第2ダイにおいて配置される切り替えコンポーネントに第2電圧を送る段階と、切り替えコンポーネントの状態を制御する切り替え制御信号を切り替えコンポーネントに送る段階とを含み得る。
別の方法実施形態によれば、方法実施形態は、第1電圧の絶対値を監視する段階と、第1電圧の絶対値に基づき、所望の電圧範囲内に第1電圧を生成するように第1誘導素子を通じて電流の切り替えを制御する段階とをさらに含み得る。
別の方法実施形態によれば、方法実施形態は、第2電圧の絶対値を監視する段階と、第2電圧の絶対値に基づき、所望の電圧範囲内に第2電圧を生成するように第2誘導素子を通じて電流の切り替えを制御する段階とをさらに含み得る。
本明細書で説明されるような第3の例示的な実施形態は、その上に格納される複数の命令を有するコンピュータ可読ストレージハードウェア(例えば、コンピュータ可読記憶媒体)を含み、複数の命令は、コンピュータプロセッサハードウェアによって実行された場合、入力電圧から第1電圧を生成するように第1ダイ上に配置される切り替え制御回路を介して第1誘導素子を通じて電流を制御し、第2誘導素子を通じて第1電圧から供給される電流の制御に基づき第1電圧から第2電圧を導出するという複数の動作をコンピュータプロセッサハードウェアに実行させ、導電性リンクは第2電圧を第2ダイに送り、第2電圧は第2ダイにおける回路に電力を供給する。
第3の例示的な実施形態は、以下の複数の更なる実施形態を生成するようにいずれの1つ又は複数の以下の特徴と共に実装され得る。
一実施形態によれば、第1電圧は、第1ダイにおける回路に電力を供給する。
一実施形態において、コンピュータ可読ストレージハードウェアは、第1電圧の絶対値より大きい第2電圧を生成する複数の動作をコンピュータプロセッサハードウェアにさらに実行させる複数の命令を含む。
別の実施形態によれば、コンピュータ可読ストレージハードウェアは、入力電圧を受け、第1誘導素子を通じる電流用のソースである入力電圧の絶対値より大きい第1電圧の絶対値を生成するという複数の動作をコンピュータプロセッサハードウェアにさらに実行させる複数の命令を含む。
さらに複数の更なる実施形態において、コンピュータ可読ストレージハードウェアは、第1電圧の絶対値を監視し、第1電圧の絶対値に基づき、所望の電圧範囲内に第1電圧を生成するように第1誘導素子を通じて電流の切り替えを制御するという複数の動作をコンピュータプロセッサハードウェアにさらに実行させる複数の命令を含む。
更なる実施形態において、コンピュータ可読ストレージハードウェアは、第2電圧の絶対値を監視し、第2電圧の絶対値に基づき、所望の電圧範囲内に第2電圧を生成するように第2誘導素子を通じて電流の切り替えを制御するという複数の動作をコンピュータプロセッサハードウェアに実行させる複数の更なる命令を含み得る。
本明細書で説明されるような第4の例示的な実施形態は、入力電圧を受ける手段と、入力電圧から第1電圧を生成するように第1誘導素子を通じて第1ダイに配置される切り替え制御回路を介して電流を制御する手段と、第2誘導素子を通じて第1電圧から供給される電流を介して第2電圧を導出する手段と、第2ダイにおける回路に電力を供給する第2電圧を、第2ダイに送る手段とを備える電力管理を含む。
第4の例示的な実施形態は、以下の複数のまた更なる実施形態を生成するようにいずれの1つ又は複数の以下の複数の特徴と共に実施され得る。
一実施形態によれば、第1電圧は、第1ダイにおける回路に電力を供給する。一実施形態において、電力管理は、第1電圧の絶対値より大きい第2電圧を生成する手段を含む。
別の実施形態によれば、第1誘導素子及び第2誘導素子は、第1ダイに配置される。
さらに別の実施形態によれば、第1ダイ及び第2ダイは、第1ダイの平面が第2ダイの平面に接触する鉛直積層に配置される。電力管理は、第1ダイから第2ダイに延伸する導電性リンク上に第2電圧を送る手段をさらに含み、導電性リンクは、第2誘導素子から第2ダイまで配置されるダイオードに第2電圧を送る。
複数の更なる実施形態において、電力管理は、第1誘導素子を通じる電流用のソースである入力電圧を受ける手段と、入力電圧の絶対値より大きくなるように第2電圧の絶対値を生成する手段とを含む。
さらに複数の更なる実施形態において、第1組における複数の半導体コンポーネントは、第1組における複数の半導体コンポーネントへのダメージを防止するように第2電圧から電気的に絶縁される。電力管理は、第1ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第1電圧を利用する手段と、第2ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第2電圧を利用する手段とをさらに含み得る。
複数の更なる実施形態によれば、電力管理は、第1ダイから第2ダイにおいて配置される切り替えコンポーネントに第2電圧を送る手段と、切り替えコンポーネントの状態を制御する切り替え制御信号を、切り替えコンポーネントに送る手段とを含み得る。
一実施形態において、電力管理は、第1電圧の絶対値を監視する手段と、第1電圧の絶対値に基づき、所望の電圧範囲内に第1電圧を生成するように第1誘導素子を通じる電流の切り替えを制御する手段とを含む。
更なる複数の実施形態において、電力管理は、第2電圧の絶対値を監視する手段と、第2電圧の絶対値に基づき、所望の電圧範囲内に第2電圧を生成するように第2誘導素子を通じる電流の切り替えを制御する手段とを含む。
本明細書の複数の実施形態の複数の潜在的利点は以下の通りである。
本明細書の一実施形態は、アセンブリ内部に単に1つの集中化した電力生成ユニットを有する概念をサポートする。これは、電圧−周波数−スケーリング、光モード制御、複数の低電力状態の制御などのような、効率的な電力管理制御を可能にし、または少なくとも容易にする。
別の実施形態によれば、本明細書で説明されるような電力生成は、厳しい最大電圧定格によって限定されることがなく、複数の異種マルチデバイスシステム内において最も電力及び/または面積の効率的な技術によって実装され得る。専用電力管理回路は、別個のデバイスであり得るが、ロジック処理内部の一部でもあり得る。後の実施形態は、同一のダイにおける管理制御を有することより恩恵を蒙る。
別の実施形態によれば、提案される概念は、複数の異種積層内部における複数の機能的ユニットから電力管理を切断するアイディアをサポートする。複数の積層される特定のデバイスは、最も適切な処理技術に常に実装され得る単に専用機能性(例えば、DRAM、複数の不揮発性メモリ、RF、複数のセンサ)を含む。
別の実施形態によれば、電力管理回路は、マルチデバイスシステムにおいて内部的に要求される全ての複数の電圧を生成し、プラットフォームに対する複数の供給インターコネクトの数も、プラットフォームにおける複数のデバイスの数も減少させる。言及されたように、歩留り面とコストの両方に利点を与える。
このような実施形態によれば、マルチデバイスシステムにおける複数のより高い電圧の生成及び分配は、供給電流の量によって決定されるように、電圧が増加すれば減少し、システム内の複数の供給バンプ及び複数のインターコネクト(例えば、複数のTSV)の数を減少させる。
本明細書で説明されているいずれの複数のリソースは、本明細書において開示されている複数の方法動作のいずれまたは全てを実行し、及び/またはサポートするように、1つ又は複数のコンピュータ化されたデバイス、コンピュータシステム、サーバ、基地局、無線通信機器、通信管理システム、ワークステーション、ハンドヘルドまたはラップトップコンピュータなどを含み得る。換言すれば、1つ又は複数のコンピュータ化されたデバイスまたはプロセッサは、本発明の複数の異なる実施形態を実行するように本明細書において説明されたように動作するようにプログラム化され得、及び/または構成され得る。
本明細書の複数の他の実施形態は、本明細書で開示されているような複数の動作を実行する複数のソフトウェアプログラム、ファームウェア、ロジックなどを含む。このような一実施形態は、その上に複数のソフトウェア命令が後続の実行用にエンコードされる非一時的コンピュータ可読記憶媒体(すなわち、任意のコンピュータ可読ハードウェア記憶媒体)含むをコンピュータプログラムプロダクトを備える。複数の命令は、1つ又は複数のプロセッサを有するコンピュータ制御デバイスにおいて実行される場合、本明細書で開示されている複数の動作を実行するようにプロセッサをプログラミングし及び/またはそのようにさせる。このような複数の配置は、光学媒体(例えば、CD−ROM)、フロッピー(登録商標)ディスク、ハードディスク、メモリなどのような非一時的コンピュータ可読記憶媒体、またはファームウェアまたは1つまたは複数のROM、RAM、PROMなどにおけるショートコードのような他の媒体、または特定用途向け集積回路(ASIC)におけるロジックのようなもの上に配置されまたはエンコードされるソフトウェア、ファームウェア、コード、複数の命令、データ(例えば、複数のデータ構造)などとして、提供され得る。ソフトウェアまたはファームウェアもしくは他の複数のこのような構成は、コンピュータ化されたデバイスに本明細書において説明されている複数の技術を実行させるようにコンピュータ化されたデバイス上に取り付けることができる。
従って、本明細書の複数の実施形態は、本明細書で説明されるような複数の動作をサポートする装置、方法、システム、コンピュータプログラムプロダクトなどを対象とする。
本明細書で説明されるようないずれの処理は、任意の適した順序で実行され得ることに留意されたい。
本明細書において説明されている装置、システム、方法、コンピュータ可読記憶媒体上の複数の命令などはまた、ソフトウェアプログラム、ファームウェアとして、ソフトウェア、ハードウェア及び/またはファームウェアのハイブリッドとして、またはプロセッサデバイス内、オペレーティングシステム内またはソフトウェアアプリケーション内などのようなハードウェア単体として厳密に具現化され得ることを理解されたい。
さらに、本明細書における複数の異なる特徴、技術、構成などのそれぞれは、本開示の複数の異なる箇所において説明されてよいが、複数の概念のそれぞれは、適切に、任意に互いに独立して、または互いに組み合わせて実行し得ることを意図することに留意されたい。複数の開示された特徴の任意の置換は可能である。従って、本明細書において説明されるような1つ又は複数の実施形態は、多くの異なるやり方において具現化され得、参照され得る。
本明細書の複数の技術は、複数のアセンブリを含む複数のシステムにおける使用に非常に好適であることにさらに留意されたい。しかし、本明細書における複数の実施形態は、このような複数の用途において使用することに限定されず、本明細書で説明されている複数の技術は、他の複数の用途にも好適であることに留意されたい。
複数の詳細が特に示され、それらの複数の好ましい実施形態を参照して説明されていると同時に、形式における様々な変更及び複数の詳細は、添付の特許請求の範囲によって定義される本出願の趣旨及び範囲から逸脱せず、その中に行われてよいことは当業者に理解されるであろう。このような複数の変形例は、本出願の範囲に包含されることが意図される。従って、本出願の複数の実施形態の上記の説明は、限定的であることが意図されない。むしろ、本明細書の複数の実施形態に対する任意の複数の限定は、以下の複数の請求項において提示される。



  1. 第1誘導素子及び第2誘導素子と、
    複数のダイと、
    切り替え制御回路と、
    を備える装置であって、
    前記切り替え制御回路は、前記装置の第1ダイに配置され、前記第1誘導素子を通じて電流を制御して第1電圧を生成し、
    前記第2誘導素子は、連結されて前記第1電圧を受け、前記装置における第2ダイに電力を供給する第2電圧を生成する、
    装置。

  2. 前記第1誘導素子は、前記第2誘導素子に磁気的に連結される、
    請求項1に記載の装置。

  3. 前記第1電圧は前記第1ダイに電力を供給し、
    前記第1誘導素子及び前記第2誘導素子は、前記第1ダイ上に配置され、
    前記第2電圧の絶対値は前記第1電圧の絶対値より大きい、
    請求項1または2に記載の装置。

  4. 前記第2ダイは、前記第1ダイ上に積層され、
    前記第2電圧の絶対値は、前記第1電圧の絶対値より大きい、
    請求項2に記載の装置。

  5. 前記第1ダイは、一組のストレージセルを有し、前記第1ダイにおける前記一組のストレージセルは、第1データを格納し、
    前記第2ダイは、一組のストレージセルを有し、前記第2ダイにおける前記一組のストレージセルは、第2データを格納する、
    請求項1または4に記載の装置。

  6. 前記第1誘導素子及び前記第2誘導素子は、前記第1ダイに配置される、
    請求項1または4に記載の装置。

  7. 前記第1ダイ及び前記第2ダイは、前記第1ダイの平面がそれにおいて前記第2ダイの平面に実質的に接触する鉛直メモリ積層に配置され、
    前記第1ダイから前記第2ダイに延伸する導電性リンクと、
    をさらに備え、前記導電性リンクは、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
    請求項1に記載の装置。

  8. 前記導電性リンクは、前記第2誘導素子の出力ノードから前記ダイオードの陽極に前記第2電圧を送る、
    請求項7に記載の装置。

  9. 前記第1誘導素子の第1ノードは、入力電圧に連結され、前記入力電圧は、前記第1誘導素子を通じて前記電流を提供し、
    前記第1電圧の絶対値は、前記入力電圧の絶対値より大きい、
    請求項1に記載の装置。

  10. ホスト基板と、
    導電性リンクと、
    をさらに備え、
    前記第1ダイ及び前記第2ダイは、前記ホスト基板の面上に互いに隣接して配置され、
    前記導電性リンクは、前記第1ダイから前記第2ダイに前記ホスト基板の前記面上に延伸し、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
    請求項1または9に記載の装置。

  11. 前記第1誘導素子及び前記第2誘導素子は、前記ホスト基板上に配置される、
    請求項10に記載の装置。

  12. 前記第1ダイは、第1DRAM(ダイナミックランダムアクセスメモリ)デバイスであり、
    前記第2ダイは、第2DRAM(ダイナミックランダムアクセスメモリ)デバイスである、
    請求項1に記載の装置。

  13. 前記第2電圧の絶対値は、前記第1電圧の絶対値より大きく、
    前記第1ダイは、第1組の半導体コンポーネントを含み、
    前記第1組の半導体コンポーネントは、第1製造技術に従って製造され、
    前記第1組における複数の前記半導体コンポーネントは、第1最大閾値電圧の適用を許容し、
    前記第2ダイは、第2組の半導体コンポーネントを含み、
    前記第2組の半導体コンポーネントは、第2製造技術に従って製造され、
    前記第2組における複数の前記半導体コンポーネントは、第2最大閾値電圧の適用を許容し、
    前記第1電圧の絶対値は、前記第1最大閾値電圧より小さく、
    前記第2電圧の絶対値は、前記第1最大閾値電圧より大きく、
    前記第2電圧の絶対値は、前記第2最大閾値電圧より小さい、
    請求項1に記載の装置。

  14. 前記第1組における複数の前記半導体コンポーネントは、前記第2電圧から電気的に絶縁されて前記第1組における複数の前記半導体コンポーネントへのダメージを防止し、
    前記第1電圧は、前記第1ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられ、
    前記第2電圧は、前記第2ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられる、
    請求項13に記載の装置。

  15. 前記第1ダイから前記第2ダイまで延伸する第1導電性リンクと、
    前記第1ダイから前記第2ダイまで延伸する第2導電性リンクと、
    をさらに備え、
    前記第1導電性リンクは、前記第1ダイから、前記第2ダイに配置される切り替えコンポーネントに、前記第2電圧を送り、
    前記第2導電性リンクは、前記切り替え制御回路によって生成される切り替え制御信号を前記切り替えコンポーネントに送り、
    前記切り替え制御信号は、前記切り替えコンポーネントの状態を制御する、
    請求項1または13または14に記載の装置。

  16. 前記第1電圧の絶対値をフィードバックとして監視する監視回路と、
    をさらに備え、
    前記切り替え制御回路は、前記第1誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第1電圧を生成する、
    請求項1に記載の装置。

  17. 前記第2電圧の絶対値をフィードバックとして監視する監視回路と
    をさらに備え、
    前記切り替え制御回路は、前記第2誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第2電圧を生成する、
    請求項1に記載の装置。

  18. 前記切り替え制御回路によって制御されるスイッチと、
    をさらに備え、
    前記スイッチは、前記第1誘導素子及び前記第2誘導素子の間に配置され、前記第1ダイに電力を供給する前記第1電圧を提供し、
    前記第2誘導素子は、前記第1電圧を受け、前記第2ダイに電力を供給する前記第2電圧を生成する、
    請求項1に記載の装置。

  19. 請求項1に記載の装置を備えるコンピュータシステムであって、
    前記第1ダイの複数のストレージセル及び前記第2ダイにおける複数のストレージセルに格納される対応するデータの複数の設定を管理するホストコンピュータプロセッサハードウェアと、
    をさらに備える
    コンピュータシステム。

  20. 前記装置に格納される前記対応するデータに少なくとも部分的に基づき、画像をそれの上にレンダリングするディスプレイスクリーンと、
    をさらに備える
    請求項19に記載のコンピュータシステム。

  21. 入力電圧を受ける段階と、
    前記入力電圧から第1電圧を生成するように、アセンブリの第1ダイ上に配置される切り替え制御回路を介して、第1誘導素子を通じて、電流を制御する段階と、
    第2誘導素子を通じ、前記第1電圧から供給される電流を介して、第2電圧を導出する段階と、
    前記アセンブリにおける第2ダイに、前記第2ダイにおける回路に電力を供給する前記第2電圧を送る段階と、
    を含む
    方法。

  22. 前記第1電圧の絶対値より大きい前記第2電圧を生成する段階と、
    をさらに含む
    請求項21に記載の方法。

  23. 前記第1誘導素子及び前記第2誘導素子は、第1ダイに配置される、
    請求項21または22に記載の方法。

  24. 前記第1ダイ及び前記第2ダイは、前記第1ダイの平面がそれにおいて前記第2ダイの平面に接触する鉛直メモリ積層に配置され、
    前記第1ダイから前記第2ダイに延伸する導電性リンク上に第2電圧を送る段階と、
    をさらに含み、
    前記導電性リンクは、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
    請求項21または22に記載の方法。

  25. 前記第1誘導素子を通じる前記電流用のソースである入力電圧を受ける段階と、
    前記入力電圧の絶対値より大きい前記第2電圧の絶対値を生成する段階と、
    をさらに含む
    請求項21に記載の方法。

 

 

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