静電放電保護回路及び静電放電保護方法

 

本発明の静電放電保護回路は、第1電源端子(VDD)と第2電源端子(VSS)とを接続する、プルアップ抵抗(PR)とトリガデバイス(TD)の直列接続部を備える。結合デバイス(CD)は、第1電源端子(VDD)と第2電源端子(VSS)との間に接続され、トリガデバイス(TD)のトリガ電圧(Vtrigg)に従って補償電圧(Vcomp)を出力(OUT)に生成するように直列接続部にさらに接続されている。静電放電事象からの電流を放電するための放電デバイス(DD)は、第1電源端子(VDD)と第2電源端子(VSS)との間に接続され、結合デバイス(CD)の出力(OUT)に接続され、補償電圧(Vcomp)に応じて動作する。
【選択図】図1

 

 

本発明は、静電放電保護回路及び静電放電保護方法に関する。
相補型MOS(CMOS)技術は、急速にサブマイクロメートル体制に発展し、より小さな面積にますます多くの機能ユニットを有する集積回路の構築を可能にする。より薄いゲート酸化物等、半導体構造を薄型化する微細化技術の進歩に伴い、集積回路は、例えば酸化物の耐圧が低いために、静電放電(ESD)による破壊が生じやすくなっている。ESD保護素子は、CMOSの進化に遅れを取らないようにしなければならず、半導体の接合耐圧に近いレベルの保護をもたらすトリガ電圧を備えることが要求される。この目的を達成するのは容易ではない。
トリガ電圧を接合耐圧より低い値に設定して漏れ電流を抑えるために、積層されたダイオードが提案されている。積層されたダイオードは、高い漏れ電流を有し、能動的保護は、雑音環境における誤トリガに悩まされる。しかし動作電圧が1.8Vより低いESD保護回路は、静電放電保護をトリガするために接合ブレークダウンを使うことができない。アクティブクランプ又は積層されたダイオードがESD電圧をクランプするために代用される。
ダイオードトリガされるESD保護は、トリガデバイス、放電デバイス、及び漏れ電流を抑えるプルオフ回路で構成される。しばしば放電デバイスの内部抵抗は、かなり高く、クランプ電圧の増加をもたらし、そのクランプ電圧の増加は、ESD電流と内部抵抗の積に比例する。しかし放電デバイスのサイズの増大は、領域消費及びコスト増をもたらす。
本発明の目的は、前述した課題の解決であり、より少ない領域消費で、かつ低コストで製造可能な静電放電保護回路及び静電放電保護方法を提供することである。
本発明の目的は、独立請求項の主題によって解決される。さらなる実施態様は、従属請求項の手段である。
本発明の一態様によれば、静電放電保護回路は、プルアップ抵抗とトリガデバイスとの直列接続部を備える。この直列接続部は、第1電源端子と第2電源端子を接続する。結合デバイスは、第1電源端子と第2電源端子との間に接続される。さらに結合デバイスは、直列接続部に接続される。放電デバイスは、第1電源端子と第2電源端子との間に接続され、さらに結合デバイスの出力に接続される。
静電放電保護回路は、動作中、第1電源端子及び第2電源端子を介して集積回路又は能動回路に接続される。通常動作時、すなわち能動回路の電源電圧が許容範囲内である時は、トリガデバイスは、全く又はほとんど電流を通過させない。静電放電事象が発生したときには、放電電流のパルスは、静電放電保護回路へ誘導され、かなり高いレベルに達し得る。放電保護回路のデバイスの電子パラメータによって決定され、特にトリガデバイスによって決定される一定レベルに、この放電電流が達し、又はそれを越えると、トリガデバイスが開いて電流が通過し得る。これは放電電圧の蓄積及びプルアップ抵抗における電圧降下をもたらす。放電電圧は、プルアップ抵抗あるいはトリガデバイスによって検出される。このような方法で測定された検出電圧は、放電電圧の基準となる。
検出電圧に応じて、結合デバイスは、その出力に補償電圧を生成する。放電デバイスは、静電放電事象からの電流を放電するように設計される。つまり放電デバイスは、補償電圧に応じて動作する。静電放電保護回路は、トリガデバイスに対する放電電圧の過電圧を相殺する。このトリガデバイスに対する放電電圧の過電圧は、トリガデバイスのブレークダウン電圧、すなわちトリガデバイスが電気的に導通するようになる最低電圧によって定義される。
補償電圧は、ある意味、補償電圧に応じて動作する放電デバイスのプリバイアスのときに
用いられる。補償電圧を調整することによって、結果として生ずるクランプ電圧、すなわち放電デバイスで生ずる電圧降下は、トリガデバイスに等しいレベルで、静電放電保護条件に適合するように減少され得る。ESDクランプ電圧より低い電圧は、比較的小さな内部抵抗を有する設計デバイス(保護されるデバイス)の使用を可能にする。結果として総クランプ電圧が減少され得るので、放電保護回路は、小領域及び低コストで生産され得る。総クランプ電圧は、ESD又は放電電流の正常な放電を静電放電保護回路にもたらす最小電圧を意味する。さらに静電放電保護回路は、関連する構造に対するより短いスナップバックの間隔を有する。標準的なESD条件下の能動回路においてもよりストレスが少ない。
放電デバイスは、そのデバイスに補償電圧が印加されていないときに全く又はほとんど電流が流れないように、補償電圧に応じて動作するのが好ましい。そして補償電圧が一定レベルに達したときに、放電デバイスは、静電放電事象に起因して誘導される放電電流が十分に流れ、そのデバイスを介して放電されるように開く。
あるいは放電又はESD電圧は、トリガデバイスの電圧を用いても測定され得る。
本発明の幾つかの実装において、結合デバイスは、その入力側が直列接続部に結合されたオペアンプを備える。
このオペアンプは、プルアップ抵抗あるいはトリガデバイスにおける検出電圧の電圧降下を測定するように設計される。例えばオペアンプは、第1電源端子と、プルアップ抵抗とトリガデバイスとの接続点との間の2つの入力に接続され得る。あるいはオペアンプ入力の1つは、第1電源端子に代えて第2電源端子に接続され得る。いずれの場合もオペアンプは、静電放電事象からの放電電圧による電圧、すなわち検出電圧を検出する。オペアンプは、補償電圧の値を規定するのに用いられる放電電圧を示す電圧を出力する。
本発明の他の態様によれば、オペアンプは、コンパレータとして接続され、さらに駆動回路に接続される。
コンパレータは、コンパレータの入力に接続され得る参照電圧と検出電圧を比較する。この比較に応じてコンパレータは、一定レベルの電圧を出力する。この電圧は、駆動回路へ入力され、所定条件を満たすレベルに調整され得る。これらの条件は、その結果として、トリガ電圧と比較して高すぎるクランプ電圧を補償することを補償電圧が可能にするように、トリガデバイスの既知のトリガ電圧に対して規定され得る。例えば補償電圧は、その結果としてクランプ電圧がトリガ電圧に等しくなるように、より低いレベルに設定され得る。
本発明の他の実装において結合デバイスは、前述した直列接続部に結合されるコンバータ回路を備える。コンバータ回路は、測定された放電電圧、すなわち検出電圧を補償電圧に直接変換する。このようにコンバータ回路は、入力電圧としての検出電圧から補償電圧を生成するように設計される。変換係数は、クランプ電圧をトリガ電圧と等しいか、それよりも低い電圧に、補償電圧が設定することを確実にするように調整され得る。その変換は、基本的に補償電圧がクランプ電圧から減算されるように、値を反転することを含み得る。
本発明の他の実装においてコンバータ回路は、検出電圧の値を反転することによって補償電圧を生成するように設けられた電圧変換器を備える。検出電圧を反転することによって、補償電圧は、より低いクランプ電圧又はトリガ電圧に等しいクランプ電圧をもたらすより低いレベルに設定される。
オペアンプを備える結合デバイスを伴う本発明の実装、及びコンバータ回路を備える結合デバイスを伴う本発明の実装は、全て前に述べたコンセプトに基づく。すなわちトリガデバイス又はプルアップ抵抗における電圧降下を検出することによって静電放電事象を検出し、補償電圧に応じて放電デバイスを介して放電電流を放電する。そのときに補償電圧は、オペアンプ又はコンバータ回路をそれぞれ利用しながら生成される。
本発明の他の態様によれば、結合デバイスは、放電デバイスのクランプ電圧の値がトリガ電圧の値に比例するように、補償電圧を生成するように設計される。特に補償電圧は、放電デバイスのクランプ電圧の値がトリガ電圧と等しくなるように生成される。
これらのケースにおいて補償電圧は、放電デバイスの内部抵抗に起因する電圧降下を補償し、総クランプ電圧は、例えばトリガデバイスの半導体素子のブレークダウン電圧等のトリガ電圧に制限される。これはブレークダウン電圧がより低く内部抵抗がより小さいデバイスの使用を可能にする。
本発明の他の態様によれば、トリガデバイスは、プルアップ抵抗に接続され、第2電源端子に接続されるダイオード、アバランシェダイオード又はツェナーダイオードである。ダイオード、アバランシェダイオード又はツェナーダイオードは、一定方向、すなわち順方向にのみ電流が流れることを可能にする。
本明細書で説明した方法でダイオード構造を実装することによって、静電放電保護回路に接続される集積又は能動回路の通常動作条件の間は、全く0又は少しの電流だけが流れる。静電放電事象が発生している場合のみ、ダイオードのブレークダウン電圧を越えるように、保護回路へ誘導される十分な放電電流が流れる。この場合、放電電圧がプルアップ抵抗を通じて低下し、補償電圧の生成を引き起こし、最終的には放電デバイスを介する誘導電流の放電を引き起こす。
ダイオード、アバランシェダイオード又はツェナーダイオードのプルアップ抵抗への接続は、そのアノード又はカソードのそれぞれに行われ得る。カソードを第1電源端子に接続することは、通常動作中にトリガデバイスが定電圧になり、誤トリガが回避され得るという付加的利点を有する。
本発明の他の態様によれば、結合デバイスは、カレントミラーを備える。カレントミラーは、放電電圧をミラーリングし、ミラーリングされるトリガ電圧に基づいて補償電圧を生成するように設計される。
本発明の他の態様によれば、放電デバイスは、トランジスタ、特にPMOSトランジスタを備える。この場合、補償電圧は、トランジスタの制御側又はゲートのプリバイアスに用いられる。
本発明の他の態様によれば、トランジスタは、ダイオード接続されたトランジスタであり、その制御側を介して結合デバイスの出力に接続され、その入力側を介して第1電源端子及び第2電源端子に接続される。PMOSトランジスタである場合、制御側は、補償電圧によって低いレベルにプリバイアスされるトランジスタのゲートである。
本発明の他の態様によれば、静電放電保護方法は、検出電圧を測定することによって静電放電事象を検出することを含む。補償電圧は、トリガデバイスのトリガ電圧に応じて生成される。検出された静電放電事象から誘導される放電電流は、補償電圧に応じて動作する放電デバイスを用いて放電される。
検出電圧に応じて結合デバイスは、補償電圧を生成する。放電電圧を測定することは、プルアップ抵抗を用いることによって、又はトリガデバイスを介して行われ得る。放電デバイスは、静電放電事象からの電流を放電するように設計される。放電デバイスは、補償電圧に応じて動作する。静電放電保護回路は、ESD保護のブレークダウン電圧、すなわちトリガデバイスが電気的に導通した状態になる最小電圧を定義するトリガデバイスに対する過電圧を補償する。
補償電圧は、ある意味で、補償電圧に応じて動作する放電デバイスのプリバイアスとして使用される。補償電圧を調整することによって、その結果としてクランプ電圧、すなわち放電デバイスを通じて生ずる電圧降下は、トリガデバイスの電圧に等しいレベルで、静電放電保護条件に適合するように低減され得る。結果として、総クランプ電圧が低減され、放電保護回路が小領域及び低コストで生産され得る。総クランプ電圧は、ESD又は放電電流の正常な放電を静電放電保護回路にもたらす最小電圧を意味する。さらに静電放電保護回路は、関連する構造に対するより短いスナップバックの間隔を有する。標準的なESD条件下の能動回路においてもよりストレスが少ない。
本発明の他の態様によれば、補償電圧は、放電デバイスのクランプ電圧よりも低い値になるように生成される。より低いクランプ電圧は、比較的小さな内部抵抗を有するデバイスの使用を可能にする。
本発明の他の態様によれば、補償電圧は、放電デバイスのクランプ電圧の値がトリガ電圧に比例するように生成される。特に補償電圧は、クランプ電圧の値がトリガ電圧の値と等しくなるように生成される。このようにESDクランプ電圧は、さらにトリガデバイスのトリガ電圧、すなわちブレークダウン電圧へ低下するまで低減され得る。
本発明の他の態様によれば、補償電圧は、トリガ電圧から検出電圧を減算することによって生成される。
本発明の他の態様によれば、補償電圧は、トランジスタ、特にPMOSトランジスタの制御側をバイアスすることに使用される。
本発明に係る静電放電保護回路の例示的な実施形態を図示したものである。 図1の例示的な実施形態の電流曲線に亘る特性電圧を図示したものである。 本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。 本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。
次に本発明の例示的な実施形態が図示された図面に基づいて、上記提示した本発明の原理を詳細に説明する。
図1は、本発明に係る静電放電保護回路の例示的な実施形態を図示したものである。静電放電保護回路は、プルアップ抵抗PR、トリガデバイスTD、結合デバイスCD及び放電デバイスPMOSを備える。
プルアップ抵抗PRは、トリガダイオード又はツェナートリガダイオードであるトリガデバイスTDに直列に接続されている。ダイオード又はツェナーダイオードは、そのカソードを介してプルアップ抵抗PRに接続され、そのアノードを介して第2電源端子VSSに接続されている。プルアップ抵抗PRとトリガデバイスTDとの直列接続部は、第1電源端子VDDと第2電源端子VSSとを接続する。第1電源端子VDD及び第2電源端子VSSは、好ましくは、さらに集積回路に接続され得る電力線である。
結合デバイスCDは、同様に、第1電源端子VDDと第2電源端子VSSとの間に接続され、さらにプルアップ抵抗PRとトリガデバイスTDとの間の回路ノードN1を介して直列接続部に接続されている。当該実施形態において結合デバイスCDは、コンパレータ及び駆動回路を備える。コンパレータは、回路ノードN1に接続される第1入力IN1、及び第1電源端子VDDに接続される第2入力IN2を有する。結合デバイスCDは、同様に、電力供給のために第1電源端子VDDと第2電源端子VSSとの間に接続されている。放電デバイスPMOSは、第1電源端子VDDと第2電源端子VSSとの間、及び結合デバイスCDの出力OUTに接続されている。放電デバイスPMOSは、トランジスタ、特にPMOSトランジスタであるのが好ましい。
動作中の回路は、第1電源端子VDD及び第2電源端子VSSを介して集積回路に接続される。通常の動作条件下では、ダイオード、アバランシェダイオード又はツェナーダイオードが逆方向に接続されているため、トリガデバイスTDを介して全く又は少ない量の電流しか流れない。しかし静電放電事象が発生した場合には、静電放電保護回路内に静電電流が誘導され、トリガデバイスTDのブレークダウン電圧に達し、プルアップ抵抗PRを通じて特性電圧の低下が検出され得る。この電圧降下、すなわち検出電圧は、コンパレータを介して、すなわち第1入力IN1及び第2入力IN2を介して検出される。
プルアップ抵抗PRで検出された電圧降下に応じて、結合デバイスCDは、出力OUTに補償電圧Vcompを生成する。出力OUTは、放電デバイスPMOSの制御側に接続されている。好ましい態様の放電デバイスPMOSは、トランジスタ又はPMOSトランジスタとして実現され、制御側はトランジスタゲートに相当する。それ故、トランジスタ又はPMOSトランジスタは、ゲートのプリバイアスを調整する補償電圧Vcompに応じて動作する。補償電圧Vcompは、放電デバイスPMOSのクランプ電圧Vclampを定義し、静電放電事象から誘導されるESD電流の放電を可能にする。
静電放電保護回路は、トリガデバイスTDのブレークダウン電圧を越える過電圧が発生したときに、すなわちプルアップ抵抗PRを通じた電圧降下によって検出されたときに、放電デバイスPMOSの制御側、すなわちトランジスタのゲートをプリバイアスすることによって、そのトリガデバイスTDのブレークダウン電圧を越える過電圧を低い電圧へ低下させて補償する。その結果として、クランプ電圧Vclampは、図2に基づいて後述するように、トリガ電圧Vtriggに等しい電圧に設定され得る。これはESD/EOS条件下において、トリガ素子に等しいレベルにクランプ電圧Vclampを低減するという結果をもたらす。より低いクランプ電圧Vclampは、より内部抵抗Ronが小さい改良された放電及び設計デバイスの使用を可能にする。例えば、これは関連する構造に対するより短いスナップバックの間隔、及びESD/EOS/LU条件下における能動回路のより少ないストレスという結果をもたらす。
図2は、図1の例示的な実施形態の電流曲線に亘る特性電圧を図示したものである。図2は、放電電流Iesdの作用としてESD電圧Vesdを表しており、すなわち誘導電流Iesdは、ESDデバイスにおいて放電電圧Vesdの低下を生じさせる。幾つかの特性グラフが図示されている。符号Vopが付された線は、保護される能動回路の最大電源電圧に相当する。符号Vclamp’が付された曲線は、補償電圧が印加されない統合的な解決策におけるクランプ電圧を表している。波線グラフのVcompは、トランジスタゲートのバイアスを通じて、コンパレータ及び駆動回路によって出力OUTを介して供給される補償電圧を表している。Vclampのグラフは、低駆動ゲート電圧である補償されたESDクランプ回路の反応を示したものであり、補償されたESDクランプ電圧を表している。利益は、矢印によって示された電圧差である。高い電流において、より低いクランプ電圧になっており、さもなければ能動デバイスが最大電源電圧Vopより高い電圧にさらされることになるだろう。
上記のように当該実施形態は、プルアップ抵抗における検出電圧の測定にコンパレータを用いるとともに、放電デバイスPMOSのゲートのバイアスに駆動回路を用いて、ESDクランプ電圧Vclampがより低くなるようにする。コンパレータ及び駆動回路は、クランプ電圧Vclampがトリガ電圧Vtriggに等しくなるように設定され得る。これは、補償電圧Vcompによりクランプ電圧Vclampを調整することによって達成される。このようにクランプ電圧Vclampは、最大電源電圧Vopに対して、ラッチアップフリー動作を確実にするように設定され得る。
ESDデザインウインドウは、下限値としての最大電源電圧Vop、及び保護される能動デバイスの最小ブレークダウン電圧Vbdによって与えられる。放電デバイスの内部抵抗を低く維持するために多数の大きなFETを実装する必要はなく、又は高ブレークダウン電圧の能動デバイスを要求する必要はない。静電放電保護回路は、トリガ電圧Vtriggとクランプ電圧Vclampとの間の超過分をコンパレータ回路の精度によって制限される最小限だけ削減する。
図3は、本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。直列接続部は、符号R1が付されたプルアップ抵抗PRと、当該実施例ではツェナーダイオードであるトリガデバイスTDとを備える。前述したようにダイオード又はアバランシェダイオードも同様に用いられ得る。直列接続部は、さらにNMOSタイプの第1トランジスタM1に接続され、第2電源端子VSSにダイオード接続されている。プルアップ抵抗PR、R1は、直列接続部を第1電源端子VDDに接続する。
第1トランジスタM1は、カレントミラーの一部を形成する。カレントミラーは、さらに第2トランジスタM2を備え、第2トランジスタM2も同様に、ダイオード接続されたNMOSトランジスタである。第1トランジスタM1及び第2トランジスタM2は、それぞれのゲート接続及びトリガデバイスTDへの接続を介してカレントミラーを形成する。第1トランジスタM1と第2トランジスタM2との間において、第3抵抗R3は、カレントミラーを第2電源端子VSSに接続する。この第3抵抗R3は、プルダウン抵抗である。
さらに第2トランジスタM2は、第1電源端子VDDと第2電源端子VSSとを接続する第2抵抗R2に直列に接続されている。第2抵抗R2と第2トランジスタM2との間に放電デバイスDDが接続されている。当該実施形態において放電デバイスDDは、ダイオード接続されたPMOSトランジスタである。放電デバイスDDのソース及びドレインは、第1電源端子VDD及び第2電源端子VSSに接続されている。
さらにプルアップ抵抗PR、R1及び第2抵抗R2は、抵抗R1と抵抗R2の抵抗値が2・R1=R2となるように設定されているのが好ましい。それによって抵抗R2を流れる電流は、プルアップ抵抗PR、R1に流れる電流の2倍になる。
このような作用の下、トリガデバイスTDの順方向に電流が流れることを許容する程に充分に強い静電放電事象が発生したときには、対応する放電電圧Vesdがプルアップ抵抗PR、R1を通じて増加する。抵抗R1は、漏れ電流を低減する。補償電圧Vcompは、値が調整され、ミラーリングされる第1トランジスタM1に流れる電流によって第2トランジスタM2及び抵抗R2へ伝えられ、抵抗R3で低下する。それによって補償電圧VcompがPMOSトランジスタのゲートに作用する。その結果、放電デバイスDDのクランプ電圧Vclampは、トリガ電圧Vtriggに近づくか又は等しい電圧へ低下する。したがって回路の全体的なクランプ電圧は、トリガデバイスTDのトリガ電圧Vtrigg、すなわちダイオードのブレークダウン電圧によって決定される。
図4は、本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。当該実施形態は、図3の実施形態に基づくものであり、さらなる改良を構成するものである。当該実施形態は、誤トリガの可能性を低減させるために抵抗R1が設けられていない。より具体的には、トリガデバイスTD、すなわちダイオードのカソードが第1電源端子VDDへ直接接続されている。それによってダイオードのカソードは、抵抗R1に電圧降下が生じていない通常動作中、定電位になる。プルアップ抵抗PRの役割は、第1トランジスタM1の抵抗によって代替される。
CD 結合デバイス
DD 放電デバイス
Iesd 放電電流
IN1 第1入力
IN2 第2入力
M1 第1トランジスタ
M2 第2トランジスタ
N1 回路ノード
PR プルアップ抵抗
R1 第1抵抗
R2 第2抵抗
R3 第3抵抗
OUT 出力
TD トリガデバイス
Vclamp クランプ電圧
Vclamp’ 非補償のクランプ電圧
Vcomp 補償電圧
VDD 電源電圧
Vesd 放電電圧
Vop 動作電圧
VSS 電源電圧
Vtrigg トリガ電圧



  1. 第1電源端子(VDD)と第2電源端子(VSS)とを接続する、プルアップ抵抗(PR)とトリガデバイス(TD)の直列接続部と、
    入力側が前記直列接続部に結合されたオペアンプを含み、前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、放電電圧(Vesd)に従って補償電圧(Vcomp)を出力(OUT)に生成するように前記直列接続部にさらに接続された結合デバイス(CD)と、
    前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、前記結合デバイス(CD)の出力(OUT)に接続され、前記補償電圧(Vcomp)に応じて動作する、静電放電事象からの電流を放電するための放電デバイス(DD)と、を備える静電放電保護回路。

  2. 請求項1に記載の静電放電保護回路において、前記オペアンプは、第1入力(IN1)が前記プルアップ抵抗(PR)と前記トリガデバイス(TD)との間の回路ノードN1に結合され、第2入力(IN2)が前記第1電源端子(VDD)又は前記第2電源端子(VSS)に結合されている、静電放電保護回路。

  3. 請求項1又は2に記載の静電放電保護回路において、前記オペアンプは、コンパレータとして接続され、前記補償電圧(Vcomp)を生成するように構成された駆動回路にさらに接続されている、静電放電保護回路。

  4. 第1電源端子(VDD)と第2電源端子(VSS)とを接続する、プルアップ抵抗(PR)とトリガデバイス(TD)の直列接続部と、
    前記直列接続部に結合されたコンバータ回路を含み、前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、放電電圧(Vesd)に従って、入力電圧としての検出電圧から補償電圧(Vcomp)を出力(OUT)に生成するように前記直列接続部にさらに接続された結合デバイス(CD)と、
    前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、前記結合デバイス(CD)の出力(OUT)に接続され、前記補償電圧(Vcomp)に応じて動作する、静電放電事象からの電流を放電するための放電デバイス(DD)と、を備える静電放電保護回路。

  5. 請求項4に記載の静電放電保護回路において、前記コンバータ回路は、前記検出電圧の値を反転することによって前記補償電圧(Vcomp)を生成するように構成された電圧変換器を含む、静電放電保護回路。

  6. 請求項1〜5のいずれか1項に記載の静電放電保護回路において、前記結合デバイス(CD)は、前記放電デバイス(DD)のクランプ電圧(Vclamp)の値が前記トリガデバイス(TD)のトリガ電圧(Vtrigg)に比例し、前記クランプ電圧(Vclamp)の値が前記トリガ電圧(Vtrigg)に等しくなるように前記補償電圧(Vcomp)を生成するように構成されている、静電放電保護回路。

  7. 請求項1〜6のいずれか1項に記載の静電放電保護回路において、前記トリガデバイス(TD)は、前記プルアップ抵抗(PR)及び前記第2電源端子(VSS)に接続されたダイオード又はツェナーダイオードを含む、静電放電保護回路。

  8. 請求項1〜7のいずれか1項に記載の静電放電保護回路において、前記結合デバイス(CD)は、前記放電電圧(Vesd)をミラーリングし、ミラーリングされた前記放電電圧(Vesd)に基づいて前記補償電圧(Vcomp)を生成するカレントミラーを含む、静電放電保護回路。

  9. 請求項1〜8のいずれか1項に記載の静電放電保護回路において、前記放電デバイス(DD)は、PMOSトランジスタであるトランジスタを含む、静電放電保護回路。

  10. 請求項9に記載の静電放電保護回路において、前記トランジスタは、ダイオード接続されたトランジスタであり、その制御側を介して前記結合デバイス(CD)の出力(OUT)にさらに接続され、その入力側を介して前記第1電源端子(VDD)及び前記第2電源端子(VSS)に接続されている、静電放電保護回路。

  11. 保護される電源端子(VDD、VSS)の間に直列に接続されたトリガデバイス(TD)及びプルアップ抵抗(PR)の前記トリガデバイス(TD)又は前記プルアップ抵抗(PR)における検出電圧の低下によって検出した放電電圧(Vesd)によって静電放電事象を検出し、
    入力側が前記直列接続部に結合されたオペアンプを用いて、前記検出電圧に従って補償電圧(Vcomp)を生成し、
    前記補償電圧(Vcomp)に応じて動作する放電デバイス(DD)を使用して、検出された前記静電放電事象からの電流を放電する、静電放電保護方法。

  12. 請求項11に記載の静電放電保護方法において、前記オペアンプは、前記プルアップ抵抗(PR)と前記トリガデバイス(TD)との間の回路ノードN1に結合され、前記電源端子(VDD、VSS)の1つに結合されている、静電放電保護方法。

  13. 保護される電源端子(VDD、VSS)の間に直列に接続されたトリガデバイス(TD)及びプルアップ抵抗(PR)の前記トリガデバイス(TD)又は前記プルアップ抵抗(PR)における検出電圧の低下によって検出した放電電圧(Vesd)によって静電放電事象を検出し、
    前記直列接続部に結合されたコンバータ回路を用いて、前記検出電圧に従って補償電圧(Vcomp)を生成し、
    前記補償電圧(Vcomp)に応じて動作する放電デバイス(DD)を使用して、検出された前記静電放電事象からの電流を放電する、静電放電保護方法。

  14. 請求項11〜13のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、前記放電デバイス(DD)のクランプ電圧(Vclamp)より低い値になるように生成される、静電放電保護方法。

  15. 請求項11〜14のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、前記クランプ電圧(Vclamp)の値が前記トリガデバイス(TD)のトリガ電圧(Vtrigg)に比例し、前記クランプ電圧(Vclamp)の値が前記トリガ電圧(Vtrigg)に等しくなるように生成される、静電放電保護方法。

  16. 請求項11〜15のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、前記トリガデバイス(TD)のトリガ電圧(Vtrigg)から前記検出電圧を減算することによって生成される、静電放電保護方法。

  17. 請求項11〜16のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、PMOSトランジスタのゲートであるトランジスタの制御側をバイアスすることに使用される、静電放電保護方法。

 

 

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本発明は、複数の避雷器をまとめて製造するための方法を提示する。本発明による方法は、1つの第1のステップにおいて、複数の孔部を有する1つのセラミック担体を準備することと、2つの電極体を準備することを含む。本発明による方法は、さらなる1つのステップにおいて、このセラミック担体と2つの電極体とをガス雰囲気下で接合して1つの基体とすることを含み、ここでこのセラミック担体はこれらの電極体の間に配設されている。本発明による方法は、さらなるステップにおいて、この電極体をセラミック担体とはんだ付けすることを含む。続いてこの基体を複数のガス充填された避雷器に個々に分離するステップが行われる。
本発明は、さらにガス充填された避雷器を提示し、この避雷器は最大2mmの高さと、最大1.2×1.2mm2の電極面(複数)を備える。
【選択図】 図2
【課題】本発明は、多重電圧搭載電源(100)の第1の部分電源(T1)のための過電圧保護回路(1)であって、前記多重電圧搭載電源が、第1の搭載電圧を備えた前記第1の部分電源(T1)と、第2の搭載電圧を備えた第2の部分電源(T2)と、該第2の部分電源に給電するための電気機械(EM)とを有し、前記第1の搭載電圧が前記第2の搭載電圧よりも小さい、前記過電圧保護回路に関するものである。
【解決手段】前記第1の部分電源(T1)と前記第2の部分電源(T2)と前記電気機械(EM)とに共通のアースポテンシャルを接続するための第1のアース接続部(KL1)と、参照アースポテンシャルを接続させるための付加的な第2のアース接続部(KL2)と、前記電気機械を制御するための制御接続部とを備え、前記過電圧保護回路(1)は、前記第1のアース接続部(KL1)と前記第2のアース接続部(KL2)との間のアース差電圧が閾値に達しているかどうかをチェックするために設置されていて、且つ前記第1のアース接続部(KL1)と前記第2のアース接続部(KL2)との間のアース差電圧が前記閾値に達している場合に前記第2の搭載電圧を低減させるために設置されている。
【選択図】 図1
本発明は、低電圧設備の設備および人員を保護するための短絡機能付き過電圧保護装置であって、少なくとも1つの過電圧保護素子および1つの熱動短絡装置を共通の1つのハウジング内に配置した構成の過電圧保護装置に関する。該装置はNHヒューズ部分に挿入されるように設計され、上記共通のハウジングは、NHヒューズリンクと立体的に相似するように、接点ブレードを具備して設計されている。
【選択図】図1
本発明は、少なくとも一つの電圧制限素子と、少なくとも一つの電圧スイッチング素子と、オプショナルなバックアップヒューズと、を有する過電圧保護装置の過負荷保護ユニットに関する。該電圧制限素子はバリスタの形で、該電圧スイッチング素子はスパークギャップの形であり、これらの素子は直列接続されている。本発明により、許容不能なパルス電流からの保護を行なうために、前記直列回路の前記電圧制限素子には、バイパスを形成するモニタリングスパークギャップが並列接続されている。さらに、経年劣化、許容不能な高いメイン電圧および/または低エネルギーの周期的な高周波過電圧に際して、前記モニタリングスパークギャップおよび前記電圧スイッチング素子の双方をバイパスするモニタリング装置、たとえば熱モニタリング装置が設けられている。
【選択図】図1a
集積回路において電荷の放電を可能にするための回路(200)が記載されている。当該回路は、第1のノード(208)に結合された入力/出力パッド(206)と、第1のノードと接地ノード(212)との間に結合された第1のダイオード(232)と、第1のノードと接地ノードとの間に第1のダイオードと並列に結合されたトランジスタ(216)と、トランジスタのボディ部と接地ノードとの間に結合された抵抗器(234)とを備える。電荷の放電を可能にする方法も記載されている。
本質安全電圧クランプ装置は、安定化レール、グラウンドレール及びシャントレギュレータ集成体を含む。シャントレギュレータ集成体は、安定化レールとグラウンドレールの双方に接続されており、1つ以上の調整部品を含む。シャントレギュレータ集成体は、安定化レールとグラウンドレールの間に印加される電圧を安全クランプ電圧の値にクランプするように構成されている。本質安全電圧クランプ装置は、それぞれの調整部品で消費される電力を、クランプ電圧を上昇させずに1つ以上の制限部品によって減少させるように構成された電力検出部品も含む。
【選択図】図1
サージ低減フィルタ // JP2016518096
サージ低減フィルタは、カートリッジハウジングと、ac電源の活性ラインに接続するための第1の活性接続ポイントと、ac電源の中性ラインに接続するための中性接続ポイントとを有するカートリッジを含む。活性接続ポイントおよび中性接続ポイントは、カートリッジの外部からアクセスできるように配置されている。活性接続ポイントと中性接続ポイント間に、第1のフューズおよび第1のサージ保護要素が直列に電気的に接続されている。サージ保護要素を監視するように状態回路が接続されており、サージ保護要素の通常状態および障害状態を少なくとも表示するように、状態回路に対して表示器が接続されている。状態回路が、フューズと保護要素の間のあるポイントの電圧の変化を検出し、フューズの動作による電圧変化が検出された場合には故障表示を生成する。
デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。少なくとも1つの実施形態では、スナップバッククランプ回路は、クランプトランジスタと、トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む。代替的には、または加えて、スナップバッククランプ回路は、クランプトランジスタのゲート端子をバイアスすることによってトリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスを含むことができる。別の特定の実施形態では、スナップバッククランプ回路を較正する方法が開示される。別の特定の実施形態では、集積回路を動作させる方法が開示される。
本発明は、電気自動車(20)の電気系統(24)をサージ電圧から保護するサージ保護装置(100)であって、電気自動車(20)の電力供給接続部として構成された入力装置(105)と、サージ電圧を放出する少なくとも1つの避雷器(111)を有する保護装置(110)と、保護装置(110)の出力口(11b)と電気系統(24)との連結により、電気自動車(20)の電気系統(24)をサージ電圧から保護するよう構成されたインタフェース装置(115)と、を備えるサージ保護装置(100)に関する。
【選択図】図1
振幅リミッタ回路120が、インダクタL1及びシャント回路145を含む。インダクタは、入力ノードに接続される第1の端子150を有する。シャント回路は、インダクタの第2の端子152に接続され、更に低インピーダンスノード146に接続される。入力ノード上に過電圧状態が形成されると、シャント回路は、入力ノードから、インダクタを介し、シャント回路を介し、及び低インピーダンスノードまでの過電圧電流経路160を形成する。
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