ビットセルおよび論理区画を有するモノリシック3次元(3d)ランダムアクセスメモリ(ram)アレイアーキテクチャ

 

ビットセルおよび論理区画を有するモノリシック3次元(3D)メモリセルアレイアーキテクチャが開示される。3D集積回路(IC)(3DIC)内で異なるティアへメモリセルのエレメントをフォールドする、さもなければスタックする3DICが提案される。3DICの各ティアはメモリセル、ならびにグローバルブロック制御論理を含むアクセス論理を有する。メモリセルを有する各ティア内にグローバルブロック制御論理とアクセス論理を配置することによって、各メモリ呼についてのビットおよびワード線の長さが短くされ、低減された供給電圧を可能にし、ならびに一般にメモリデバイスの全体のフットプリントを低減させる。

 

 

優先権主張出願
[0001] 本願は、2013年7月11日に出願され、「ビットセルおよび論理区画を有するモノリシック3次元(3D)静的ランダムアクセスメモリ(SRAM)アレイアーキテクチャ(A MONOLITHIC THREE DIMENSIONAL (3D) STATIC RANDOM ACCESS MEMORY (SRAM) ARRAY ARCHITECTURE WITH BITCELL AND LOGIC PARTITIONING)」と題された、米国仮特許出願第61/845,044号に対する優先権を主張し、ここに参照によってその全体が組み込まれる。
[0002] 本願はまた、2013年8月28日に出願され、「ビットセルおよび論理区画を有するモノリシック3次元(3D)ランダムアクセスメモリ(RAM)アレイアーキテクチャ(A MONOLITHIC THREE DIMENSIONAL (3D) RANDOM ACCESS MEMORY (RAM) ARRAY ARCHITECTURE WITH BITCELL AND LOGIC PARTITIONING)」と題された、米国特許出願第14/012,478号に対する優先権を主張し、ここに参照によってその全体が組み込まれる。
I.技術分野
[0003] 本開示の技術は、一般に計算デバイスに使用するためのメモリセルに関する。
II.背景技術
[0004] モバイル通信デバイスは、現在の社会において一般的になっている。これらのモバイルデバイスの普及は、部分的に、そのようなデバイス上で今や可能にされる多くの機能によって促進される。そのような機能の需要は、処理能力要件を増加させ、よりパワフルなバッテリの必要性を生む。モバイル通信デバイスのハウジングの制限されたスペース内で、バッテリは処理回路と競争する(compete)。ハウジング内のスペースに関する競争(competition)および他の要因は、続いている回路内の電力消費およびコンポーネントの縮小化に貢献する。
[0005] 縮小化の圧力(pressures)と同時に、モバイル通信デバイス内の電圧レベルを低減させるための圧力がある。低減された電圧レベルは、バッテリ寿命を延長し、モバイルデバイス内の発熱を低減させる。電圧レベルを低減させるための圧力がある一方で、対応するより大きな電圧レベルの必要性を有する増加している大きなメモリブロックの存在が対立する(opposing)圧力を提供する。多くの場合において、これらのメモリブロックは、ランダムアクセスメモリ(RAM)から作られ、より具体的には、メモリビットセルから、およびメモリビットセルへコマンドを読み取るおよび書き込むためのロー(row)およびコラム(column)のアクセスを実行するためのワード線およびビット線上の動作電圧(operating voltages)を有する静的RAM(SRAM)から作られる。ビット線およびワード線の長さが、メモリセルアレイ内で要求される電圧レベルに悪影響を与える。すなわち、大きなアレイにおいて、ビット線またはワード線の長さは、所望の低い動作電圧が遠隔の(distant)ビットセルにおいてトランジスタを動作させるために不十分であるようなレベルまで、遠隔のビットセルにおいて電圧を低減させるために十分な容量性の(capacitive)または抵抗の(resistive)品質を導入させ得る。
[0006] 詳細な説明において開示される実施形態は、ビットセルおよび論理区画を有するモノリシック3次元(3D)メモリセルアレイアーキテクチャを含む。3D集積回路(IC)(3DIC)内で異なるティアへメモリセルのエレメントをフォールドする(folds)、さもなければスタックする(stacks)3DICが提案される。典型的な実施形態において、3DICは、異なるティア内のエレメントを結合するモノリシックインターティアバイアス(MIV:monolithic intertier vias)を有するモノリシック3DICである。典型的な実施形態において、ビットセルは、ビットセルが制御論理「胸部(thorax)」のいずれかの側(either side)にある「羽」であるため、いわゆる「バタフライ(butterfly)」配列(arrangement)で配列される。3DICの各ティアはメモリセル、ならびにグローバルブロック制御論理を含むアクセス論理を有する。メモリセルを有する各ティア内のグローバルブロック制御論理とアクセス論理を配置することによって、各メモリセルについてのワード線およびビット線の長さが短くされ、低減された供給電圧ならびに一般にメモリデバイスの全体のフットプリントを低減させることを可能にする。
[0007] これに関してある実施形態において、3Dランダムアクセスメモリ(RAM)が提供される。3D RAMは、第1の3DICティアを備える。第1の3DICティアは、第1の3DICティア内に配設された第1のRAMデータバンクを備える。第1の3DICティアはまた、第1の3DICティア内に配設された第2のRAMデータバンクを備える。第1の3DICティアはまた、第1の3DICティア内に配設された第1のRAMデータバンクと第1の3DICティア内に配設された第2のRAMデータバンクとの間に配設された第1のグローバルブロック制御論理を備える第1のRAMアクセス論理と、第1の3DICティア内に配設された第1のRAMデータバンクおよび第1の3DICティア内に配設された第2のRAMデータバンクへのデータアクセスを制御するように構成されたRAMアクセス論理を備える。3D RAMはまた、第2の3DICティアを備える。第2の3DICティアは、第2の3DICティア内に配設された第1のRAMデータバンクを備える。第2の3DICティアはまた、第2の3DICティア内に配設された第2のRAMデータバンクを備える。第2の3DICティアはまた、第2の3DICティア内に配設された第1のRAMデータバンクと第2の3DICティア内に配設された第2のRAMデータバンクとの間に配設された第2のグローバルブロック制御論理を備える第2のRAMアクセス論理を備え、第2のRAMアクセス論理は、第2の3DICティア内に配設された第1のRAMデータバンクおよび第2の3DICティア内に配設された第2のRAMデータバンクへのデータアクセスを制御するように構成される。
[0008] 別の実施形態において、3D RAMが開示される。3D RAMは、第1の3DICティアを備える。第1の3DICティアは、第1の3DICティア内に配設された第1のメモリ手段を備える。第1の3DICティアはまた、第1の3DICティア内に配設された第2のメモリ手段を備える。第1の3DICティアはまた、第1の3DICティア内に配設された第1のメモリ手段と第1の3DICティア内に配設された第2のメモリ手段との間に配設された第1のグローバルブロック制御論理を備える第1のRAMアクセス論理を備え、RAMアクセス論理は、第1の3DICティア内に配設された第1のメモリ手段および第1の3DICティア内に配設された第2のメモリ手段へのデータアクセスを制御するように構成される。3D RAMはまた、第2の3DICティアを備える。第2の3DICティアは、第2の3DICティア内に配設された第1のメモリ手段を備える。第2の3DICティアはまた、第2の3DICティア内に配設された第2のメモリ手段を備える。第2の3DICティアはまた、第2の3DICティア内に配設された第1のメモリ手段と第2の3DICティア内に配設された第2のメモリ手段との間に配設された第2のグローバルブロック制御論理を備える第2のRAMアクセス論理を備え、第2のRAMアクセス論理は、第2の3DICティア内に配設された第1のメモリ手段および第2の3DICティア内に配設された第2のメモリ手段へのデータアクセスを制御するように構成される。
図1は、従来のメモリセルの概略図である。 図2は、図1のもののようなメモリセルを含む従来のメモリセルアレイの概略図である。 図3は、関係づけられた制御論理を有する従来のメモリセルアレイの概略図である。 図4は、2次元バタフライ実施形態に従う典型的なメモリセルアレイのブロック図である。 図5は、3次元バタフライ実施形態に従う典型的なメモリセルアレイの簡略化された観点の図である。 図6は、図4または図5のメモリセルアレイを含むことができる典型的なプロセッサベースのシステムのブロック図である。
詳細な説明
[0015] 次に図面を参照すると、本開示のいくつかの典型的な実施形態が説明されている。「典型的(exemplary)」という用語は、ここでは、「例、事例、または実例としての役割を果たす」という意味で用いられる。「典型的」としてここに記述されている任意の実施形態は、必ずしも、他の実施形態より有利または優先されると解釈されるべきではない。
[0016] 詳細な説明において開示される実施形態は、ビットセルおよび論理区画を有するモノリシック3次元(3D)メモリセルアレイアーキテクチャを含む。3D集積回路(IC)(3DIC)内で異なるティアへメモリセルのエレメントをフォールドする、さもなければスタックする3DICが提案される。典型的な実施形態において、3DICは、異なるティア内のエレメントを結合するモノリシックインターティアバイアス(MIV:monolithic intertier vias)を有するモノリシック3DICである。典型的な実施形態において、ビットセルは、ビットセルが制御論理「胸部」のいずれかの側にある「羽」であるため、いわゆる「バタフライ」配列で配列される。3DICの各ティアはメモリセル、ならびにグローバルブロック制御論理を含むアクセス論理を有する。メモリセルを有する各ティア内のグローバルブロック制御論理とアクセス論理を配置することによって、各メモリセルについてのワード線およびビット線の長さが短くされ、低減された供給電圧を可能にし、ならびに一般にメモリデバイスの全体のフットプリントを低減させる。
[0017] 本開示の実施形態に取り組む前に、従来のメモリセルアレイの簡単な概説が、図1−図3を参照して提供される。本開示の実施形態の議論は、図4を参照して以下に開始する。
[0018] これに関して、図1はメモリセル10、特に6トランジスタ(6T)静的ランダムアクセスメモリ(RAM)(SRAM)ビットセルを例示する。メモリセル10は、第1のインバータ12および第2のインバータ14を有する。ワード線(WL)16は、インバータ12、14の両方に結合する。特に、ワード線16は、第1のパスゲート(PG)トランジスタ18(PG1)のゲートを通して第1のインバータ12に結合し、第2のPGトランジスタ20(PG2)のゲートを通して第2のインバータ14に結合する。ビット線(BL)22は、第2のPGトランジスタ20のドレインに結合する。ビット線バー
24は、第1のPGトランジスタ18のソースに結合する。
[0019] つづけて図1を参照すると、第1のインバータ12は、第1のプルアップ(PU)トランジスタ26(PU1)および第1のプルダウン(PD)トランジスタ28(PD1)を含む。第2のインバータ14は、第2のPUトランジスタ30(PU2)および第2のPDトランジスタ32(PD2)を含む。電圧ソース(VDD)34は、第1および第2のPUトランジスタ26、30に結合する。PDトランジスタ28、32は、接地36に結合される。
[0020] メモリセル10は、産業においてよく理解されており、図2において例示されているメモリセルアレイ40のようなセルのアレイ内へしばしば集められる(assembled)。特に、メモリセルアレイ40は、3×4メモリセルアレイであるが、他のアレイもまた知られている(たとえば、8×128、64×64等)。ビット線22およびビット線バー24は、センストランジスタ(sense transistor)42、44をそれぞれ通して、メモリセル10に結合される。電圧ソース34は、同様に、トランジスタ46を通してメモリセルに結合され得る。同様に、ワード線16は、トランジスタ42、44を通してメモリセル10に結合され得る。
[0021] メモリセルアレイ40もまた、従来そのようなメモリセルアレイと関連付けられる制御論理エレメントであるものとして、産業においてよく理解されている。そのような制御論理エレメントは、図3におけるメモリセルアレイ40と関連付けられて例示される。特に、メモリセルアレイ40は、ワード線16によってローデコーダ44に結合される。ローデコーダ44は、ローアドレスバッファ46に結合され得る。メモリセル40はさらに、ビット線22およびビット線バー24によってコラムデコーダ48に結合される。コラムデコーダ48は、コラムアドレスバッファ50に結合され得る。データバス線およびデータバスバー線(bar line)
を有するデータバス52は、ビット線22、24にデータ入力54を結合する。データバス52はさらに、信号を出力58へ供給するセンス増幅器56へ結合し得る。制御論理60は、入力バッファ62および出力バッファ64を制御し得る。
[0022] ビット線22、ビット線バー24、およびワード線16は、メモリセルアレイ40内の遠隔のメモリセル10へ到達するためにより長くなっているため(たとえば、下方左のコーナーにおけるメモリセル10Aは、上方右のコーナーにおけるメモリセル10Bと比較して相対的に短い線16、22、24を有する)、線16、22、24の物理的な特徴は、容量性のおよび抵抗のロスをもたらし、それは、それらの線に適用された電圧が要求される仮説の最低電圧より上に上げられる(elevated)ことを要求する。そのような上げられた電圧はバッテリ寿命を低減し、廃熱(waste heat)を生成し、さもなければ望ましくないと考慮される。
[0023] ビット線22の長さを短くするための1つの解決策は、ビット線バー24およびワード線16がいわゆる「バタフライ」構成でメモリセルアレイを配列する(arrange)ことである。すなわち、メモリセルアレイは制御論理エレメントのどちらかの側上に配置される。比喩を続けると、制御論理は、バタフライの「胸部」となり、メモリセルアレイは「羽」である。2次元(2D)バタフライRAM 70の典型的な実施形態の簡略化されたブロック図が図4において例示される。バタフライRAM 70は、ローデコーダ74およびワード線ドライバ76ならびにグローバルブロック制御(GBC)ユニット77を有するコア72を有する。GBCは、メモリの入力および出力のための特定の読み取り/書き込みマルチプレクサを選択するためにすべての処理論理を有する。コア72は、複数のメモリセルアレイ78、80、82、84に隣接していることがあり得る。各メモリセルアレイ78、80、82、84は、それぞれローカルデータパス(LDP)86、88、90、92を有する。LDP 86、88、90、92は、任意のセンス増幅器(たとえば、センス増幅器56)および任意のマルチプレクサ(mux)ならびにメモリセルを制御するための実際のドライバを含み得る。コア72の各側は、グローバルデータパス(GDP)94、96を有することがあり得、それはバタフライRAM 70のための入力および出力を含む。しかしながら、1つのGDP 94、96のみが側ごとに必要とされる。
[0024] このようにLDP 86、88、90、92を位置づけること(placing)によって、ビット線22、ビット線バー24、およびワード線16(図4に図示せず)の長さが短くされる。これらの線22、24、16を短くすることは、従来のメモリセルアレイ40と比較して、RAM 70を動作するために必要とされる電圧レベルを低減する。加えて、より短い線を有することによって、クロックスキュー(clock skew)が最小化され得る。
[0025] 2DバタフライRAM 70の利点が目覚ましい一方で、3DIC技術の到来は、線の長さを低減することにおけるさらに優れた改善を可能にし、メモリのフットプリントを低減し、回路設計者(circuit designer)の必要に従ってメモリデバイスをカスタマイズすることによって縮小化を改善する。3DIC技術の使用は、バタフライRAM 70の「羽」を、同一のメモリ記憶容量が維持されている間、全体的なフットプリントが半分にされる(またはより多く)ように、一方の上にもう一方が折り重ねられること(to be folded one atop the other)を可能にする。加えて、異なる製造技法は、メモリの異なるフレーバーが異なるティア上で提供されることを可能にするために3DICの異なるティア間で使用され得る。
[0026] この点に関して、図5は第1のティア102および第2のティア104を有する3DバタフライRAM 100を例示する。より多くのティアが提供され得ることが理解されるべきである(図示せず)。ティア102、104間の間隔は、RAMデータバンク(ビットセルアレイとも称される)106、108、110、112、がどのようにコア114のいずれかの側へ拡張するかを表すためにいくらか誇張されている。また、例示されているものは、第1のティア102からコア114内の第2のティア104へ拡張しているMIV 116の定型化された(stylized)表現である。図示されてはいないが、追加のMIVがコア114の外側のティア102、104間に存在することがあり得る。2DバタフライRAM 70について、ローデコーダ118、ワード線ドライバ120およびGBC 122がコア114内に配置される。各RAMデータバンク106、108、110、112は、それぞれのLDP 124、126、128、130を有する。加えて、GDP 132、134は第2のティア104内に配置され、それは、図示されるように、3DバタフライRAM100の底面(bottom)上にある。代替の実施形態において、GDP 132、134は第1のティア102にあり得、したがって3DバタフライRAM100の最上部(top)上にあり得る。
[0027] 実施において、ローデコーダ118およびワード線ドライバ120ならびにコア114内のGBC 122のアクセス論理を、RAMデータバンクの折り重ねられる特性とともに置くことによって、ワード線16、ビット線22、およびビット線バー24(図5に図示せず)のためにより短いワイヤの長さが達成される。より短いワイヤの長さは、メモリの読み取る/書き込むアクセス回数(memory read/write access times)を増加させ、低減された線の後部の容量(back-end-of-line capacitance)を通して動的電力を節約する。RAMデータバンクの折り重ねること(folding)はまた、増加された濃度およびより小さいダイおよび包装経費をもたらす、より小さいダイエリアをもたらすことができる。包括的な(generic)RAMとして説明されたが、動的RAM(DRAM)とSRAMの両方が本開示の利益を享受し得る。
[0028] ここで開示されている実施形態に従う論理区画およびビットセルを有するモノリシック3D RAMアレイアーキテクチャは、任意のプロセッサベースのデバイス内に提供され得る、あるいは任意のプロセッサベースのデバイスに統合され得る。例は、限定なく、セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク(DVD)プレイヤ、および携帯用デジタルビデオプレイヤを含む。
[0029] この点に関して、図6は、図5において例示されている3DバタフライRAM100を用いることができるプロセッサベースシステム140の例を例示している。この例では、プロセッサベースシステム140は、それぞれが1つまたは複数のプロセッサ144を含む1つまたは複数の中央処理ユニット(CPU)142を含む。CPU(複数を含む)142は、マスタデバイスであり得る。CPU(複数を含む)142は、一時的に記憶されたデータへの迅速なアクセスのためにプロセッサ(複数を含む)144に結合された1つまたは複数の3DバタフライRAM100を含むキャッシュメモリ146を有し得る。CPU(複数を含む)142は、システムバス148に結合され、プロセッサベースシステム140に含まれるスレーブデバイスとマスタデバイスを相互結合することができる。周知であるように、CPU(複数を含む)142は、システムバス148を介して、アドレス、制御情報、およびデータ情報を交換することによってこれらの他のデバイスと通信する。たとえば、CPU(複数を含む)142は、1つまたは複数の3DバタフライRAM100を含み得るメモリシステム150へバストランザクション要求を通信することができる。図6では例示されていないが、複数のシステムバス148が提供されることができ、ここにおいて各システムバス148が異なる骨組(fabric)の構成要素となる(constitutes)。
[0030] 他のマスタおよびスレーブデバイスが、システムバス148に接続されることができる。図6で例示されているように、これらのデバイスは、例として、メモリシステム150、1つまたは複数の入力デバイス152、1つまたは複数の出力デバイス154、1つまたは複数のネットワークインターフェースデバイス156、および1つまたは複数のディスプレイコントローラ158を含むことができる。入力デバイス(複数を含む)152は、それに限定されるものではないが、入力キー、スイッチ、音声プロセッサ、等を含む、任意のタイプの入力デバイスを含むことができる。出力デバイス(複数を含む)154は、それに限定されるものではないが、オーディオ、ビデオ、他の視覚インジケータ、等を含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス(複数を含む)156は、ネットワーク160へ、またはネットワーク160からデータの交換を可能にさせるように構成される任意のデバイスであることができる。ネットワーク160は、それに限定されるものではないが、ワイヤード(wired)またはワイヤレスネットワーク、私的または公的ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、あらゆるタイプのネットワークであり得る。ネットワークインターフェースデバイス(複数を含む)156は、あらゆるタイプの所望の通信プロトコルをサポートするように構成されることができる。
[0031] CPU(複数を含む)142はまた、1つまたは複数のディスプレイ162に送られる情報を制御するために、システムバス148を介してディスプレイコントローラ(複数を含む)158にアクセスするように構成され得る。ディスプレイコントローラ(複数を含む)158は、1つまたは複数のビデオプロセッサ164を介して表示されるように、ディスプレイ(複数を含む)162に情報を送り、それはディスプレイ(複数を含む)162に適したフォーマットに表示されるべきその情報を処理する。ディスプレイ(複数を含む)162は、それに限定されるものではないが、ブラウン管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ等を含む、あらゆるタイプのディスプレイを含むことができる。
[0032] 当業者は、ここで開示された実施形態と関連して記述される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶され、かつプロセッサまたは他の処理デバイスによって実行される命令、あるいはその両方の組み合わせとしてインプリメントされ得ることをさらに認識するだろう。ここで記述されるアービター(arbiter)、マスタデバイス、およびスレーブデバイスは、例として、あらゆる回路、ハードウェアコンポーネント、IC、またはICチップで用いられ得る。ここで開示されたメモリは、あらゆるタイプおよびサイズのメモリであることができ、あらゆるタイプの望まれる情報を記憶するように構成され得る。この互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能の観点から上述されている。そのような機能がどのようにインプリメントされるかは、特定のアプリケーション、設計選択、および/または全体のシステムに課された設計制限に依存する。当業者は、各々の特定のアプリケーションに関して、多様な方法で説明された機能をインプリメントすることができるが、このようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こしていると解釈されるべきでない。
[0033] ここに開示された実施形態に関連して説明されたさまざまな例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールド・プログラマブル・ゲート・アレイ(FPGA)または他のプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、あるいはここに説明された機能を実行するように設計されたこれらの任意の組み合わせで、インプリメントまたは実行され得る。プロセッサはマイクロプロセッサであり得るが、代わりとして、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンでもあり得る。プロセッサはまた、例えば、DSPおよびマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと連結した1つまたは複数のマイクロプロセッサ、または任意の他のそのような構成の、コンピューティングデバイスの組み合わせとしてもまたインプリメントされ得る。
[0034] ここで開示されている実施形態は、ハードウェアに記憶され、かつ、例えば、RAM、フラッシュメモリ、読み取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM(登録商標))、レジスタ、ハードディスク、リムーバルディスク、CD−ROM、あるいは当該技術分野において知られているコンピュータ可読媒体のあらゆる他の形態、に存在し得る命令およびハードウェアで実現され得る。典型的な記憶媒体は、プロセッサが情報を記憶媒体から読み取り、情報を記憶媒体に書き込むことができるようにプロセッサに結合される。代替において、記憶媒体は、プロセッサに組み込まれ得る。プロセッサおよび記憶媒体はASIC内に存在し得る。ASICは、遠隔局内に存在し得る。代替において、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内にディスクリートコンポーネントとして存在し得る。
[0035] ここにおける典型的な実施形態のいずれかで記述されている動作ステップは、例および議論を提供するために記述されていることにも留意されたい。記述されている動作は、例示されているシーケンス以外の多くの異なるシーケンスで実行され得る。さらに、単一の動作ステップで記述されている動作は実際、多くの異なるステップで実行されることができる。加えて、典型的な実施形態で論じられている1つまたは複数の動作ステップが組み合され得る。フローチャート図で例示されている動作ステップは、当業者に容易に明らかになるように、多くの異なる変更に影響を受け得ることは理解されるべきである。当業者は、さまざまな異なる技術および技法のうちのいずれかを使用して、情報ならびに信号が表現され得ることを理解するだろう。例えば、上の記述全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、またはこれらの任意の組み合わせによって表され得る。
[0036] 本開示の先の説明は、いずれの当業者でも本開示を作り出し、使用することを可能にさせるために提供されている。本開示に対するさまざまな変更は、当業者に容易に明らかになり、ここで定義される一般的な原理は、本開示の趣旨または範囲から逸脱することなく、他の変化に適用されることができる。従って、本開示は、ここに記載された例および設計に制限されることを意図せず、ここに開示された原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
[0036] 本開示の先の説明は、いずれの当業者でも本開示を作り出し、使用することを可能にさせるために提供されている。本開示に対するさまざまな変更は、当業者に容易に明らかになり、ここで定義される一般的な原理は、本開示の趣旨または範囲から逸脱することなく、他の変化に適用されることができる。従って、本開示は、ここに記載された例および設計に制限されることを意図せず、ここに開示された原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1] 第1の3次元(3D)集積回路(IC)(3DIC)ティア内に配設された第1のランダムアクセスメモリ(RAM)データバンクと、
前記第1の3DICティア内に配設された第2のRAMデータバンクと、
前記第1の3DICティア内に配設された前記第1のRAMデータバンクと前記第1の3DICティア内に配設された前記第2のRAMデータバンクとの間に配設された第1のグローバルブロック制御論理を備える第1のRAMアクセス論理と、前記RAMアクセス論理は、前記第1の3DICティア内に配設された前記第1のRAMデータバンクおよび前記第1の3DICティア内に配設された前記第2のRAMデータバンクへのデータアクセスを制御するように構成され、
を備える第1の3DICティアと、
第2の3DICティア内に配設された第1のRAMデータバンクと、
前記第2の3DICティア内に配設された第2のRAMデータバンクと、
前記第2の3DICティア内に配設された前記第1のRAMデータバンクと前記第2の3DICティア内に配設された前記第2のRAMデータバンクとの間に配設された第2のグローバルブロック制御論理を備える第2のRAMアクセス論理と、前記第2のRAMアクセス論理は、前記第2の3DICティア内に配設された前記第1のRAMデータバンクおよび前記第2の3DICティア内に配設された前記第2のRAMデータバンクへのデータアクセスを制御するように構成され、
を備える第2の3DICティアと
を備える、3D RAM。
[C2] 前記第1のティア内の前記第1のRAMデータバンクは、少なくとも1つの静的RAM(SRAM)データバンクで構成される、C1に記載の3D RAM。
[C3] 前記第1のティア内の前記第1のRAMデータバンクは、少なくとも1つの動的RAM(DRAM)データバンクで構成される、C1に記載の3D RAM。
[C4] モノリシック3DIC内に配設される、C1に記載の3D RAM。
[C5] 対応するRAMデータバンクが配設される少なくとも1つの追加の3DICティアをさらに備える、C1に記載の3D RAM。
[C6] 前記3D RAMのための入力および出力を提供するように構成されたグローバルデータパスをさらに備える、C1に記載の3D RAM。
[C7] 前記グローバルデータパスは、前記第1および第2の3DICティアのうちの一番上の3DICティア上に配置される、C6に記載の3D RAM。
[C8] 前記グローバルデータパスは、前記第1および第2のティアのうちの一番下の3DICティア上に配置される、C6に記載の3D RAM。
[C9] 前記第1のティアを前記第2のティアへ結合している複数のモノリシックインターティアバイアス(MIV)をさらに備える、C1に記載の3D RAM。
[C10] ICへ統合される、C1に記載の3D RAM。
[C11] セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク(DVD)プレイヤ、および携帯用デジタルビデオプレイヤから成るグループから選択されるデバイスへ統合される、C1に記載の3D RAM。
[C12] 第1の3次元(3D)集積回路(IC)(3DIC)ティア内に配設された第1のメモリ手段と、
前記第1の3DICティア内に配設された第2のメモリ手段と、
前記第1の3DICティア内に配設された前記第1のメモリ手段と前記第1の3DICティア内に配設された前記第2のメモリ手段との間に配設された第1のグローバルブロック制御論理を備える第1のRAMアクセス論理と、前記RAMアクセス論理は、前記第1の3DICティア内に配設された前記第1のメモリ手段および前記第1の3DICティア内に配設された前記第2のメモリ手段へのデータアクセスを制御するように構成され、
を備える第1の3DICティアと、
第2の3DICティア内に配設された第1のメモリ手段と、
前記第2の3DICティア内に配設された第2のメモリ手段と、
前記第2の3DICティア内に配設された前記第1のメモリ手段と前記第2の3DICティア内に配設された前記第2のメモリ手段との間に配設された第2のグローバルブロック制御論理を備える第2のRAMアクセス論理と、前記第2のRAMアクセス論理は、前記第2の3DICティア内に配設された前記第1のメモリ手段および前記第2の3DICティア内に配設された前記第2のメモリ手段へのデータアクセスを制御するように構成され、
を備える第2の3DICティアと、
を備える、3D RAM。
[C13] 前記第1の3DICティア内に配設された前記第1のメモリ手段は、RAMデータバンクを備える、C12に記載の3D RAM。
[C14] モノリシックICに内に配設される、C12に記載の3D RAM。
[C15] 前記第1のティアを前記第2のティアへ結合している複数のモノリシックインターティアバイアス(MIV)をさらに備える、C14に記載の3D RAM。
[C16] 前記RAMデータバンクは、少なくとも1つの静的RAM(SRAM)データバンクを備える、C13に記載の3D RAM。
[C17] 前記RAMデータバンクは、少なくとも1つの動的RAM(DRAM)データバンクを備える、C13に記載の3D RAM。
[C18] 対応するRAMデータバンクが配設される少なくとも1つの追加の3DICティアをさらに備える、C12に記載の3D RAM。
[C19] 前記3D RAMのための入力および出力を提供するように構成されたグローバルデータパスをさらに備える、C12に記載の3D RAM。
[C20] 前記グローバルデータパスは、前記第1および第2の3DICティアのうちの一番上の3DICティア上に配置される、C19に記載の3D RAM。



  1. 第1の3次元(3D)集積回路(IC)(3DIC)ティア内に配設された第1のランダムアクセスメモリ(RAM)データバンクと、
    前記第1の3DICティア内に配設された第2のRAMデータバンクと、
    前記第1の3DICティア内に配設された前記第1のRAMデータバンクと前記第1の3DICティア内に配設された前記第2のRAMデータバンクとの間に配設された第1のグローバルブロック制御論理を備える第1のRAMアクセス論理と、前記RAMアクセス論理は、前記第1の3DICティア内に配設された前記第1のRAMデータバンクおよび前記第1の3DICティア内に配設された前記第2のRAMデータバンクへのデータアクセスを制御するように構成され、
    を備える第1の3DICティアと、
    第2の3DICティア内に配設された第1のRAMデータバンクと、
    前記第2の3DICティア内に配設された第2のRAMデータバンクと、
    前記第2の3DICティア内に配設された前記第1のRAMデータバンクと前記第2の3DICティア内に配設された前記第2のRAMデータバンクとの間に配設された第2のグローバルブロック制御論理を備える第2のRAMアクセス論理と、前記第2のRAMアクセス論理は、前記第2の3DICティア内に配設された前記第1のRAMデータバンクおよび前記第2の3DICティア内に配設された前記第2のRAMデータバンクへのデータアクセスを制御するように構成され、
    を備える第2の3DICティアと
    を備える、3D RAM。

  2. 前記第1のティア内の前記第1のRAMデータバンクは、少なくとも1つの静的RAM(SRAM)データバンクで構成される、請求項1に記載の3D RAM。

  3. 前記第1のティア内の前記第1のRAMデータバンクは、少なくとも1つの動的RAM(DRAM)データバンクで構成される、請求項1に記載の3D RAM。

  4. モノリシック3DIC内に配設される、請求項1に記載の3D RAM。

  5. 対応するRAMデータバンクが配設される少なくとも1つの追加の3DICティアをさらに備える、請求項1に記載の3D RAM。

  6. 前記3D RAMのための入力および出力を提供するように構成されたグローバルデータパスをさらに備える、請求項1に記載の3D RAM。

  7. 前記グローバルデータパスは、前記第1および第2の3DICティアのうちの一番上の3DICティア上に配置される、請求項6に記載の3D RAM。

  8. 前記グローバルデータパスは、前記第1および第2のティアのうちの一番下の3DICティア上に配置される、請求項6に記載の3D RAM。

  9. 前記第1のティアを前記第2のティアへ結合している複数のモノリシックインターティアバイアス(MIV)をさらに備える、請求項1に記載の3D RAM。

  10. ICへ統合される、請求項1に記載の3D RAM。

  11. セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク(DVD)プレイヤ、および携帯用デジタルビデオプレイヤから成るグループから選択されるデバイスへ統合される、請求項1に記載の3D RAM。

  12. 第1の3次元(3D)集積回路(IC)(3DIC)ティア内に配設された第1のメモリ手段と、
    前記第1の3DICティア内に配設された第2のメモリ手段と、
    前記第1の3DICティア内に配設された前記第1のメモリ手段と前記第1の3DICティア内に配設された前記第2のメモリ手段との間に配設された第1のグローバルブロック制御論理を備える第1のRAMアクセス論理と、前記RAMアクセス論理は、前記第1の3DICティア内に配設された前記第1のメモリ手段および前記第1の3DICティア内に配設された前記第2のメモリ手段へのデータアクセスを制御するように構成され、
    を備える第1の3DICティアと、
    第2の3DICティア内に配設された第1のメモリ手段と、
    前記第2の3DICティア内に配設された第2のメモリ手段と、
    前記第2の3DICティア内に配設された前記第1のメモリ手段と前記第2の3DICティア内に配設された前記第2のメモリ手段との間に配設された第2のグローバルブロック制御論理を備える第2のRAMアクセス論理と、前記第2のRAMアクセス論理は、前記第2の3DICティア内に配設された前記第1のメモリ手段および前記第2の3DICティア内に配設された前記第2のメモリ手段へのデータアクセスを制御するように構成され、
    を備える第2の3DICティアと、
    を備える、3D RAM。

  13. 前記第1の3DICティア内に配設された前記第1のメモリ手段は、RAMデータバンクを備える、請求項12に記載の3D RAM。

  14. モノリシックICに内に配設される、請求項12に記載の3D RAM。

  15. 前記第1のティアを前記第2のティアへ結合している複数のモノリシックインターティアバイアス(MIV)をさらに備える、請求項14に記載の3D RAM。

  16. 前記RAMデータバンクは、少なくとも1つの静的RAM(SRAM)データバンクを備える、請求項13に記載の3D RAM。

  17. 前記RAMデータバンクは、少なくとも1つの動的RAM(DRAM)データバンクを備える、請求項13に記載の3D RAM。

  18. 対応するRAMデータバンクが配設される少なくとも1つの追加の3DICティアをさらに備える、請求項12に記載の3D RAM。

  19. 前記3D RAMのための入力および出力を提供するように構成されたグローバルデータパスをさらに備える、請求項12に記載の3D RAM。

  20. 前記グローバルデータパスは、前記第1および第2の3DICティアのうちの一番上の3DICティア上に配置される、請求項19に記載の3D RAM。

 

 

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3D集積回路(IC)(3DIC)階層間の3次元(3D)メモリセル分離が開示される。関連する3DIC、3DICプロセッサコア、及び方法もまた開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、3DICの異なる階層においてメモリセルから分離される。3DICは、より高いデバイス記録密度と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに提供され得る。メモリセル内の改善された静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。
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動作させることができる。また、消費電力を低くすることもできる。このような記憶装置
は、例えば酸化物半導体層を有する薄膜トランジスタが表示装置の画素に設けられている
場合に、記憶装置を同一基板上に形成することができるため、特に有効である。
【選択図】図8
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