トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体

 

本開示は、トレンチ内にゲートアセンブリが形成されている、炭化ケイ素(SiC)電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲートコンタクトとを有している。トレンチは、上面から本デバイスの本体中に延びており、底部と、本体の上面からトレンチの底部へと延びている側壁とを有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。

 

 

発明の詳細な説明
[政府支援]
本発明は、米国陸軍によって与えられた契約第W911NF−10−2−0038号の下に、政府提供資金を受けてなされたものである。米国政府は本発明に対して権利を有する。
[技術分野]
本開示は、電界効果デバイスのゲート誘電体の性能向上に関する。
[背景]
半導体デバイス、特に高出力用途において高電圧を阻止し大電流を流すように設計されている半導体デバイスは、分子レベルで強力な電気力や電磁界に晒される。さらに、これらのデバイスは、製造中や動作中に高温に晒される場合もある。これらの電気力や電磁界、及び温度は、デバイス内部の様々な層や領域の分子構造だけでなく、これらの様々な層や領域の間にある界面にも損傷を与える可能性がある。このような損傷はデバイス故障をもたらし、次第に性能を低下させていく。誘電体層によってデバイスの本体から分離している金属化されたゲートを用いた電界効果デバイスの場合、誘電体層及び誘電体層と本体との間の界面は特に損傷を受けやすい。したがって、高電圧及び高電流用途において発生する電気力や電磁界に対して、及び、製造時や動作時に伴う損傷を与えるおそれのある温度に対して影響を受けにくい電界効果デバイスのゲート誘電体が必要とされている。
[概要]
本開示は、トレンチ内に形成されたゲートアセンブリを有する炭化ケイ素(SiC)電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲート誘電体とを有している。トレンチは、上面から本デバイスの本体内へと延びており、底部を有し、かつ、本体の上面からトレンチの底部へと延びている側壁を有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。底面上の誘電体層の膜厚は、側壁上の膜厚よりも25%,50%,100%またはそれ以上厚くてもよい。側壁は上面に対して概ね直交してもよいし、また、トレンチが大体V字形になるように、上面と90°未満の角度をなしていてもよい。
一実施形態において、誘電体層が一酸化窒素(NO)でアニールされていることによって、誘電体層とトレンチとの間の界面に窒素パッシベーションが設けられている。窒素パッシベーションによって、誘電体層とトレンチの間には非常に優れた界面が形成される。誘電体層は二酸化ケイ素(SiO)、酸化アルミニウム(AlO)、酸化マグネシウム(MgO)等であってもよい。あるいは、誘電体層は、誘電酸化物または誘電窒化物、またはその両方、及び、混合された合金の同様の誘電体からなる複数の層で形成されていてもよい。
電界効果デバイスを製造する例示的なプロセスは、本体を有する電界効果デバイスの前段階のものを供給し、エッチングプロセスまたは機械的切削プロセスを用いて、トレンチを本体の上面に形成する。次に、ゲート誘電体用の誘電体層を、熱成長とは対照的に、化学気相成長(chemical vapor deposition:CVD)や蒸着プロセス等の堆積プロセスを用いて堆積させる。誘電体層を、酸素(O)、亜酸化窒素(NO)、水等といった酸化剤内でアニールしてもよい。このアニール工程は任意であるが、ゲート誘電体の絶縁特性を高めるために行ってもよい。次に、誘電体層を一酸化窒素(NO)内でアニールすることによって、誘電体層の密度の増加、誘電体層とトレンチとの間にある界面の性能向上、またはその両方が実現できる。一酸化窒素(NO)を用いたアニールによって、窒素(N)を誘電体層とトレンチの間の界面に集め、これにより界面に窒素パッシベーションを設けることができる。
当業者であれば、添付図面に関連する好適な実施形態に関する以下の詳細な説明を考察すると、本開示の範囲が理解できるとともに、別の態様も実現できるであろう。
本明細書に組み込まれるとともに本明細書の一部を構成する各添付図面は、本開示のいくつかの態様を図示したものであり、その説明とともに、本開示の原理を明らかにする役割を果たす。
図1は、本開示の第1の実施形態に従って形成されたゲート構造を有するMOSFETを図示したものである。 図2は、本開示の第2の実施形態に従って形成されたゲート構造を有するMOSFETを図示したものである。 図3は、本開示の第3の実施形態に従って形成されたゲート構造を有するMOSFETを図示したものである。 図4は、図1から図3にて提供された各実施形態のゲート構造を形成する1つのプロセスを図示したものである。 図5は、本開示の第1の実施形態に従って形成されたゲート構造を有するIGBTを図示したものである。 図6は、本開示の第2の実施形態に従って形成されたゲート構造を有するIGBTを図示したものである。 図7は、本開示の第3の実施形態に従って形成されたゲート構造を有するIGBTを図示したものである。
[詳細な説明]
以下に説明する各実施形態は、当業者が実施形態を実行できるために必要な情報を示すとともに、各実施形態を実行する最良の形態を表わしている。当業者であれば、以下の説明を添付図面に照らして考察すると、本開示の概念を理解し、本明細書では特に論じていないこれらの概念の適用例を認識するであろう。これらの概念及び適用例が本開示及び添付の請求項の範囲の範疇にあることは理解されるべきである。
本明細書では、様々な要素を説明するために、第1の(first)、第2の(second)等の語を使用するが、これらの要素はこれらの用語によって限定されるべきではないことは理解されるであろう。これらの語は、要素を互いに区別するためだけに使用されている。例えば、本開示の範囲から逸脱することなく、第1の要素を第2の要素と称することができるし、同様に第2の要素を第1の要素と称することもできる。本明細書で使用するように、「及び/または(and/or)」という語は、関連する記載項目の1つ以上の任意の組み合わせ、及びすべての組み合わせを含む。
層、領域、または基板といった要素が、別の要素の「上に(on)」ある、もしくは「上へと(onto)」延びていると述べられている場合、一方の要素がもう一方の要素の上に直接ある、もしくは上へと直接延びていることも可能であるし、または介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上に直接(directly on)」ある、もしくは「上へと直接(directly onto)」延びていると述べられている場合は、介在する要素は存在しない。同様に、層、領域、または基板といった要素が、別の要素の「上方に(over)」ある、もしくは「上方へと(over)」延びていると述べられている場合、一方の要素がもう一方の要素の上方に直接ある、もしくは上方へと直接延びていることも可能であるし、または介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上方に直接(directly over)」ある、もしくは「上方へと直接(directly over)」延びていると述べられている場合は、介在する要素は存在しない。また、ある要素が別の要素に「接続されている(connected)」または「連結されている(coupled)」と述べられている場合、一方の要素がもう一方の要素に直接に接続または連結されていることも可能であるし、または介在する要素が存在していてもよいことも理解されよう。一方、ある要素が別の要素に「直接接続されている(directly connected)」または「直接連結されている(directly coupled)」と述べられている場合には、介在する要素が存在しない。
本明細書では、「下方に(below)」、「上方に(above)」、「上部の(upper)」、「下部の(lower)」、「水平方向の(horizontal)」、または「垂直方向の(vertical)」といった関係性を表す語は、各図に示されているように、ある要素、層、または領域と、別の要素、層、または領域との関係性を説明するために用いられてもよい。これらの語及び上述の語は、各図に示されているデバイスの向きに加えて、異なる向きも含むことを意図していることは理解されよう。
本明細書で使用する用語は、特定の実施形態を説明するためだけのものであり、本開示を限定するためのものではない。本明細書で使用するように、単数形の冠詞「1つの(a/an)」及び「その(the)」は、文脈でそうではないことを明確に示していない限り、複数形も含むことが意図される。さらに、「備える(comprises)」「備えている(comprising)」「有する(includes)」、及び/または「有している(including)」という語は、本明細書で使用する場合、示された特徴、整数、工程、動作、要素、及び/または構成部品の存在を明示するが、1つ以上の他の特徴、整数、工程、動作、要素、構成部品、及び/またはこれらの集まりの存在または追加を排除するものではないことは理解されよう。
特に定めがない限り、本明細書で使用する全ての語(技術用語及び科学用語を含む)は、本開示が属する技術の当業者が通常理解している意味と同じ意味を有する。さらに、本明細書で使用する語は、本明細書及び関連技術の文脈におけるこれらの語の意味と整合性のある意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的または過度に形式的な意味で解釈されるものではないと理解されよう。
図1を参照して、電界効果デバイス10の第1の実施形態を説明する。電界効果デバイスとは、基板14と、基板14上方にあるドリフト領域16と、ドリフト領域16上方にあるチャネル領域18とを含む本体12を有する、炭化ケイ素(SiC)を用いた金属酸化膜電界効果トランジスタ(metal oxide field effect transistor:MOSFET)である。本体12の上面から本体12内へと、トレンチ20が延びている。図示されているように、トレンチ20は、チャネル領域18を通ってドリフト領域16内へ、深さdまで伸びていてもよい。このように、トレンチ20はチャネル領域18を分割している。トレンチ20の両側にそれぞれあるチャネル領域18内には、ソース領域22が効果的に形成されている。
基板14は、n型にドープされた単結晶のSiC基板14であってもよい。基板14は、例えば2H,4H,6H,3C等の種々の結晶多形で構成されていてもよい。他の実施形態では、基板14はまた、他の材料系、例えば窒化ガリウム(GaN)、ガリウムヒ素(GaAs)、ケイ素(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)等でできていてもよい。基板は、n型ドーパントを、約1x1017cm−3から1x1019cm−3の間の濃度で高濃度にドープされていてもよく、また、厚さが約100マイクロメートルから600マイクロメートルの間であってもよい。しかし、基板14や他の層のドーピング濃度及び厚さは、電界効果デバイス10の所望のパラメータに応じて変わっていてもよい。
SiCドリフト領域16は、基板14上に成長させながら同時にドープしてもよく、ここではドリフト領域16は、n型ドーピング材料を用いて成長させながら低濃度にドープされる。特に、ドリフト領域16を形成する前に、基板14上に1つ以上のバッファ層(図示せず)を形成してもよい。バッファ層(または複数のバッファ層)は核形成層として用いてもよく、また、n型ドーピング材料を比較的高濃度にドープしてもよい。
ドリフト領域16は全体にわたって比較的均一にドープされてもよいし、もしくは、全体にわたって、または部分的に、傾斜ドーピングを用いてもよい。均一にドープされたドリフト領域16の場合、一実施形態において、ドーピング濃度は約1x1014cm−3から1x1016cm−3の間であってもよい。傾斜ドーピングを用いた場合、ドーピング濃度は基板14に近いドリフト領域16の底部で最も高く、ドリフト領域16の頂部で最も低い。ドーピング濃度は一般的に、ドリフト領域16の底部地点、または底部近くの地点から、頂部地点、または頂部近くの地点に向かって、段階的に、または連続的に減少する。傾斜ドーピングを用いた一実施形態では、ドリフト領域16下部は約1x1014cm−3の濃度でドープされてもよく、ドリフト領域16の上部は約1x1016cm−3の濃度でドープされてもよい。電界効果デバイス10の所望のパラメータによって決まる特定の実施形態において、ドリフト領域16は厚さが4マイクロメートルから10マイクロメートルの間であってもよい。
SiCチャネル領域18は、ドリフト領域16上に成長させながら同時にドープしてもよく、ここではチャネル領域18は、p型ドーピング材料を用いて成長させながら約1x1017cm−3から5x1018cm−3の間の濃度で高濃度にドープされる。チャネル領域18は最も厚いところで約1マイクロメートルから5マイクロメートルの間であってもよい。トレンチ20が形成される前に、チャネル領域18には、単独のソースウェルとして、ソース領域22が効果的に形成され、n型ドーピング材料が高濃度にドープされている。
トレンチ20は、本体12の上面からソースウェル及びチャネル領域18の中央部分を貫通してドリフト領域16内へとエッチングされている。その結果、チャネル領域18とソース領域22は、トレンチ20の各側に1つずつ設けられていることになる。トレンチ20の両側壁は、ソース領域22,チャネル領域18,及びドリフト領域16のそれぞれの一部で形成されている。トレンチ20の底部はドリフト領域16にあり、トレンチ20の両側壁の下端の間に広がっている。図1の実施形態では、トレンチ20の側壁は本体12の上面と概ね直交していて、トレンチ20の底部は本体12の上面に概ね並行している。一実施形態において、トレンチ20の底部と各側壁との間の角部に丸みをつけることによって、角部がとがっていると強くなってしまう電界集中を低減している。
トレンチ20内には、電界効果デバイス10のゲートアセンブリが形成されており、ゲートアセンブリは、特徴的に形成されている誘電体層24とゲートコンタクト26とを有している。誘電体層24は、トレンチ20の側壁と底部に沿って概ね連続して形成されている。ゲートコンタクト26は誘電体層24上に形成されている。誘電体層24は酸化物、例えば二酸化ケイ素(SiO)、酸化アルミニウム(AlO)、酸化マグネシウム(MgO)であってもよい。あるいは、誘電体層24は、誘電酸化物または誘電窒化物、またはその両方、及び、混合された合金の同様の誘電体からなる複数の層で形成されていてもよい。以下に記す例の場合、誘電体層24は酸化物である。ゲートコンタクト26は一般的に厚さが比較的厚く、高濃度にドープされたSiやGe等の半導体、もしくは、アルミニウム(Al)、金(Au)、銀(Ag)等の金属で形成されている。
ゲートアセンブリがトレンチ内に形成されている他のSiC系電界効果デバイスとは違い、トレンチ20の底部上にある誘電体層24の底部膜厚Tは、トレンチ20の側壁にある誘電体層24の側部膜厚Tよりも厚いか、またはほぼ等しい。例えば、底面上の誘電体層24の膜厚は、側壁上の膜厚よりも25%以上、50%以上、あるいは100%以上も厚くてもよい。図示されているように、トレンチ20の底部は、トレンチ20の側壁にある誘電体層24の側部膜厚Tよりもほぼ100%厚い、つまり2倍の厚さである。
従来のSiC電界効果デバイスにおいて、誘電体層は熱成長プロセスを用いて成長させる。トレンチがSiC(0001)Si面内にエッチングされているところに熱成長プロセスを用いると、トレンチの底部((0001)Si面)上での酸化物の成長速度は側壁上と比べて3倍程度遅く、それぞれが集合面である{11−20}a面及び{10−10}m面となり得る。その結果、側壁上の誘電体層の膜厚は、トレンチの底部上の誘電体層よりもかなり厚くなる。側壁上の誘電体層が厚くなるほど、誘電体層のうちトレンチの側壁上に形成された部分に沿った電界よりも、底部上に形成された部分に沿った電界の方がより強くなってしまう。誘電体層のうちトレンチの底部に沿った部分に沿って生じる電界が強くなるとデバイス故障が引き起こされ、これにより電界効果デバイスの長期信頼性が低減する。
信頼性を高めるために、本開示では、トレンチ20の底部上の誘電体層24の底部膜厚Tが、トレンチ20の側壁上の誘電体層24の側部膜厚Tより厚いか、またはほぼ等しくなるようにする。図1の実施形態に図示されているように、トレンチ20の底部上の誘電体層24の底部膜厚Tは、トレンチ20の側壁上の誘電体層24の側部膜厚Tよりもかなり厚い。誘電体層24をこのように形成する特徴的なプロセスはさらに後に示す。
引き続き図1を参照して、電界効果デバイス10がMOSFETである実施形態では、それぞれのソース領域22上にあるソースコンタクト28と、基板14の底面上にある1つ以上のドレインコンタクト30とを有している。ゲートコンタクト26と同様に、ソースコンタクト28及びドレインコンタクト30は、アルミニウム(Al)、金(Au)、銀(Ag)等から形成されていてもよい。
図1の実施形態において、トレンチ20の幅と、側壁上にある誘電体層24及びゲートコンタクト26の金属の各膜厚は、ゲートコンタクト26がU字形になるような値である。このようにして、開放トレンチをゲートコンタクト26によって形成する。以降のプロセス工程中に、開放トレンチを他の材料によって充填してもよい。
図2は代替の実施形態を示しており、ここではゲートコンタクト26の金属によって、誘電体層24をトレンチ20の底部と側壁上に堆積した後に残ったいかなるトレンチも完全に、あるいは少なくとも実質的に充填されている。図2はまた、トレンチ20の底部上の誘電体層24の底部膜厚Tが、トレンチ20の側壁上の誘電体層24の側部膜厚Tとほぼ等しい実施形態を図示したものである。
図3を参照して、トレンチ20が大体V字形になるようにして、トレンチの側壁が上面に対して90°未満の角度αをなす実施形態を示す。このように、トレンチ20の側壁は、本体12の上面に直交している必要はない。図示されている実施形態において、トレンチ20の底部上の誘電体層24の底部膜厚Tは、トレンチ20の側壁上の誘電体層24の側部膜厚Tよりもほぼ100%厚い、つまり2倍の厚さである。例えば、トレンチ20の底部上の誘電体層24の底部膜厚Tは80ナノメートル(nm)から100ナノメートルの間であってもよく、一方、トレンチ20の側壁上の誘電体層24の側部膜厚Tは40nmから50nmの間であってもよい。
底部膜厚Tが側部膜厚Tと概ね等しいか、または側部膜厚Tよりも厚いという限定の範囲内を維持しながら、底部膜厚Tは20nmから200nm以上の範囲内であってもよく、また側部膜厚Tは、所望の性能のパラメータによって、10nmから50nm,5nmから100nm,及び25nmから75nmの範囲内であってもよい。これらの寸法は単に説明のためのものであって、本開示及び以下に記す請求項の範囲を限定することを意図してはいない。
図4のフローチャートを参照して、誘電体層24を、トレンチ20の底部上の誘電体層24の底部膜厚Tがトレンチ20の側壁上の誘電体層24の側部膜厚Tよりも厚いか、またはほぼ等しくなるように形成する例示的なプロセスを示す。このプロセスは、トレンチ20がエッチングされていない状態の本体12を有する、電界効果デバイスの前段階のものに対して実行される。最初に、トレンチ20を本体12の上面に形成するが、ここで上面はSiC(0001)Si面に相当する(工程100)。トレンチ20の形成は、標準的なエッチングプロセスを用いても、ことによると機械的に切削するプロセスを用いてもよい。トレンチ20はソース領域22とチャネル領域18を貫通して、ドリフト領域16内まで伸びる。
トレンチ20を形成したら、堆積プロセスを用いて、誘電体層を、トレンチ20の底部上の誘電体層24の底部膜厚T及びトレンチ20の側壁上の誘電体層24の側部膜厚Tが所望の高さに到達するまで堆積する(工程102)。CVDプロセスや蒸着プロセス等の堆積プロセスを用いることによって、熱成長プロセスとは対照的に、トレンチ20の底部上の誘電体層24の底部膜厚T及びトレンチ20の側壁上の誘電体層24の側部膜厚Tが、より制御しやすくなる。熱成長プロセスとは異なり、堆積プロセスを用いると、誘電体層24を、トレンチ20の底部上の誘電体層24の底部膜厚Tがトレンチ20の側壁上の誘電体層24の側部膜厚Tよりも厚いか、またはほぼ等しくなるように形成することが可能になる。SiC系の本体12のトレンチ20内への誘電体層24の形成に熱成長プロセスを用いたとすると、トレンチ20の底部上の誘電体層24の底部膜厚Tは、トレンチ20の側壁上の誘電体層24の側部膜厚Tよりもかなり薄くなってしまい、望ましくない。実施形態に応じて、誘電体層24は二酸化ケイ素(SiO)、酸化アルミニウム(AlO)、または酸化マグネシウム(MgO)であってもよいし、誘電酸化物または誘電窒化物からなる複数の層、もしくは、混合された合金等の同様の誘電体で形成されていてもよい。二酸化ケイ素(SiO)からなる誘電体層24は、SiC系を用いた適用に効果的な組み合わせである。
誘電体層24を堆積した後、酸素(O)、亜酸化窒素(NO)、水等の酸化剤内で、誘電体層をアニールしてもよい(工程104)。アニールは比較的高温、例えば摂氏1100度(C)から1300度の間で行ってもよく、また0.1時間から10時間持続してもよい。このアニール工程は本例示的プロセスでは任意であるが、誘電体層24の絶縁特性を高めるために行ってもよい。
次に、一酸化窒素(NO)内で誘電体層24をアニールする(工程106)。この一酸化窒素(NO)内でのアニール工程は、誘電体層24の密度を増加させるとともに、誘電体層24とトレンチ20との間の分子界面の性能を向上させることが分かっている。一酸化窒素(NO)を用いたアニールによって、窒素(N)を誘電体層24とトレンチ20の間の界面に集め、これにより界面に窒素パッシベーションPN(図1〜3,図5,図6参照)を設けることができる。アニールは比較的高温、例えば摂氏1100度(C)から1300度の間で行ってもよく、また0.5時間から5時間持続してもよい。
最後に、アニールされた誘電体層24上にゲートコンタクト26を形成してもよい(工程108)。ゲートコンタクト26の形成は、ソースコンタクト28の形成と同時に行われてもよい。
図5を参照して、電界効果デバイス10′の第2の実施形態を説明する。電界効果デバイス10′は、上述のMOSFETと同様に構成された本体32を有する、SiCを用いた絶縁ゲート型バイポーラトランジスタ(insulated gate bipolar transistor:IGBT)である。ゲートアセンブリは上述の方法と同じやり方で形成されている。IGBTの本体32は、基板34と、基板34上方にあるドリフト領域36と、ドリフト領域36上方にあるチャネル領域38とを有している。本体32の上面から本体32へと、トレンチ40が延びている。上記で説明したように、トレンチ40は、チャネル領域38を通ってドリフト領域36内へ、深さdまで伸びていてもよい。このように、トレンチ40はチャネル領域38を分割している。トレンチ40の両側にそれぞれあるチャネル領域38内には、エミッタ領域42が効果的に形成されている。
MOSFETとは対照的に、基板34は、p型にドープされた単結晶SiC基板34であってもよい。基板34は、p型ドーパントを、約1x1016cm−3から1x1019cm−3の間の濃度で高濃度にドープされていてもよく、また、厚さが約2マイクロメートルから500マイクロメートルの間であってもよい。しかし、基板34や他の層のドーピング濃度及び厚さは、電界効果デバイス10′のIGBT変形例の所望のパラメータに応じて変わっていてもよい。
SiCドリフト領域36は、基板34上に成長させながら同時にドープしてもよく、ここではドリフト領域36は、n型ドーピング材料を用いて成長させながら低濃度にドープされる。特に、ドリフト領域36を形成する前に、基板34上に1つ以上のバッファ層(図示せず)を形成してもよい。バッファ層(または複数のバッファ層)は核形成層として用いてもよく、また、n型ドーピング材料を比較的高濃度にドープしてもよい。
ドリフト領域36は全体にわたって比較的均一にドープされてもよいし、もしくは、全体にわたって、または部分的に、傾斜ドーピングを用いてもよい。均一にドープされたドリフト領域36の場合、一実施形態において、ドーピング濃度は約1x1014cm−3から1x1016cm−3の間であってもよい。傾斜ドーピングを用いた場合、ドーピング濃度は基板34に近いドリフト領域36の底部で最も高く、ドリフト領域36の頂部で最も低い。ドーピング濃度は一般的に、ドリフト領域36の底部地点、または底部近くの地点から、頂部地点、または頂部近くの地点に向かって、段階的に、または連続的に減少する。
SiCチャネル領域38は、ドリフト領域36上に成長させながら同時にドープしてもよく、ここではチャネル領域38は、p型ドーピング材料を用いて成長させながら約1x1017cm−3から5x1018cm−3の間の濃度で高濃度にドープされる。トレンチ40が形成される前に、チャネル領域38には、単独のエミッタウェルとして、エミッタ領域42が効果的に形成され、n型ドーピング材料を高濃度にドープされている。
トレンチ40は、本体32の上面からエミッタウェル及びチャネル領域38の中央部分を貫通してドリフト領域36内へとエッチングされている。その結果、チャネル領域38とエミッタ領域42は、トレンチ40の各側に1つずつ設けられていることになる。トレンチ40の両側壁は、エミッタ領域42,チャネル領域38,及びドリフト領域36のそれぞれの一部で形成されている。基板34の底面には、1つ以上のコレクタコンタクト50が設けられている。
トレンチ40の底部はドリフト領域36にあり、トレンチ40の両側壁の下端の間に広がっている。図5の実施形態では、トレンチ40の側壁は本体32の上面と概ね直交していて、トレンチ40の底部は本体32の上面に概ね並行している。上記で注目したように、トレンチ40の底部と各側壁との間の角部に丸みをつけることによって、角部がとがっていると強くなってしまう電界集中を低減している。
MOSFETの実施形態と同様に、トレンチ40内には、IGBTのゲートアセンブリが形成されており、ゲートアセンブリは、特徴的に形成されている誘電体層44とゲートコンタクト46とを有している。誘電体層44は、トレンチ40の側壁と底部に沿って概ね連続して形成されている。ゲートコンタクト46は誘電体層44上に形成されている。上記で注目したように、トレンチ40の底部上にある誘電体層44の底部膜厚Tは、トレンチ40の側壁にある誘電体層24の側部膜厚Tよりも厚いか、またはほぼ等しい。
図6は代替の実施形態を示しており、ここではゲートコンタクト46の金属によって、誘電体層44をトレンチ40の底部と側壁上に堆積した後に残ったいかなるトレンチも完全に、あるいは少なくともかなりの部分が充填されている。図6はまた、トレンチ40の底部上の誘電体層44の底部膜厚Tが、トレンチ40の側壁上の誘電体層44の側部膜厚Tとほぼ等しい実施形態を図示したものである。図7に図示されている別の変形例のように、トレンチ40は、トレンチ40の側壁が上面に対して90°未満の角度αをなすように、つまりトレンチが大体V字形になるように形成されていてもよい。
当業者であれば、本開示の好適な実施形態の改良や変更を認識するであろう。このような改良や変更はすべて、本明細書にて開示された概念及び以下に続く請求項の範囲内であるとみなされる。
[政府支援]
本発明は、米国陸軍によって与えられた契約第W911NF−10−2−0038号の下に、政府提供資金を受けてなされたものである。米国政府は本発明に対して権利を有する。
[技術分野]
本開示は、電界効果デバイスのゲート誘電体の性能向上に関する。
[背景]
半導体デバイス、特に高出力用途において高電圧を阻止し大電流を流すように設計されている半導体デバイスは、分子レベルで強力な電気力や電磁界に晒される。さらに、これらのデバイスは、製造中や動作中に高温に晒される場合もある。これらの電気力や電磁界、及び温度は、デバイス内部の様々な層や領域の分子構造だけでなく、これらの様々な層や領域の間にある界面にも損傷を与える可能性がある。このような損傷はデバイス故障をもたらし、次第に性能を低下させていく。誘電体層によってデバイスの本体から分離している金属化されたゲートを用いた電界効果デバイスの場合、誘電体層及び誘電体層と本体との間の界面は特に損傷を受けやすい。したがって、高電圧及び高電流用途において発生する電気力や電磁界に対して、及び、製造時や動作時に伴う損傷を与えるおそれのある温度に対して影響を受けにくい電界効果デバイスのゲート誘電体が必要とされている。
[概要]
本開示は、トレンチ内に形成されたゲートアセンブリを有する炭化ケイ素(SiC)電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲートコンタクトとを有している。トレンチは、上面から本デバイスの本体内へと延びており、底部を有し、かつ、本体の上面からトレンチの底部へと延びている側壁を有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。底面上の誘電体層の膜厚は、側壁上の膜厚よりも25%,50%,100%またはそれ以上厚くてもよい。側壁は上面に対して概ね直交してもよいし、また、トレンチが大体V字形になるように、上面と90°未満の角度をなしていてもよい。



  1. 電界効果デバイスであって、
    上面とトレンチとを有する本体であって、該トレンチは該上面から該本体中に延びており、該トレンチは底部と複数の側壁を有している、本体と、
    前記トレンチの内面に実質的に沿って形成されている堆積誘電体層であって、前記トレンチの底部上にある該堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上にある前記堆積誘電体層の膜厚よりも厚いか、または実質的に等しい、堆積誘電体層と、
    前記堆積誘電体層上方に形成されているゲートコンタクトと、を備えている電界効果デバイスであって、
    前記堆積誘電体層と前記ゲートコンタクトは前記電界効果デバイスのゲートアセンブリを構成し、前記本体は炭化ケイ素を含む、電界効果デバイス。

  2. 前記堆積誘電体層は酸化窒素でアニールされた堆積誘電体層である、請求項1記載の電界効果デバイス。

  3. 前記堆積誘電体層と前記トレンチの内面との間の界面に、窒素パッシベーションが設けてられている、請求項1記載の電界効果デバイス。

  4. 前記堆積誘電体層は二酸化ケイ素である、請求項1記載の電界効果デバイス。

  5. 前記堆積誘電体層は二酸化ケイ素であり、前記堆積誘電体層は酸化窒素でアニールされた堆積誘電体層であり、前記堆積誘電体層と前記トレンチの内面との間の界面に、窒素パッシベーションが設けてられている、請求項1記載の電界効果デバイス。

  6. 前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも十分厚い、請求項5記載の電界効果デバイス。

  7. 前記本体は、基板と、該基板上方にあるドリフト領域と、前記トレンチの両側にそれぞれあるチャネル領域とを備えている、請求項1記載の電界効果デバイス。

  8. 前記トレンチは前記ドリフト領域内へと延びている、請求項7記載の電界効果デバイス。

  9. 前記トレンチの両側のそれぞれの前記上面には、ソースコンタクトとエミッタコンタクトのうちの少なくとも1つが設けられており、前記基板の底面には、ドレインコンタクトとコレクタコンタクトのうちの少なくとも1つが設けられている、請求項8記載の電界効果デバイス。

  10. 前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚と実質的に等しい、請求項1記載の電界効果デバイス。

  11. 前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも厚い、請求項1記載の電界効果デバイス。

  12. 前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも少なくとも25%厚い、請求項1記載の電界効果デバイス。

  13. 前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも少なくとも50%厚い、請求項1記載の電界効果デバイス。

  14. 前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも少なくとも100%厚い、請求項1記載の電界効果デバイス。

  15. 前記電界効果デバイスは金属酸化膜半導体電界効果デバイスである、請求項1記載の電界効果デバイス。

  16. 前記電界効果デバイスは絶縁ゲート型バイポーラトランジスタである、請求項1記載の電界効果デバイス。

  17. 前記複数の側壁は前記上面に実質的に垂直である、請求項1記載の電界効果デバイス。

  18. 前記底部は前記上面に実質的に並行している、請求項1記載の電界効果デバイス。

  19. 前記トレンチは実質的にV字形である、請求項1記載の電界効果デバイス。

  20. 電界効果デバイスを製造する方法であって、
    上面を有する本体を供給し、
    前記上面から前記本体中に延びているトレンチであって、底部と複数の側壁を有しているトレンチを形成し、
    前記トレンチの内面に実質的に沿って誘電体層を堆積し、
    前記誘電体層を酸化窒素内でアニールし、
    前記誘電体層上方にゲートコンタクトを形成する、方法であって、
    前記誘電体層と前記ゲートコンタクトは前記電界効果デバイスのゲートアセンブリを構成し、前記本体は炭化ケイ素を含む、方法。

  21. 前記誘電体層を、前記トレンチの前記底部上の前記誘電体層の膜厚が、前記トレンチの前記複数の側壁上の前記誘電体層の膜厚よりも厚いか、または実質的に等しくなるように堆積されている、請求項20記載の方法。

  22. 前記誘電体層を、前記トレンチの前記底部上の前記誘電体層の膜厚が、前記トレンチの前記複数の側壁上の前記誘電体層の膜厚よりも十分厚くなるように堆積する、請求項20記載の方法。

  23. 前記誘電体層を、前記トレンチの前記底部上の前記誘電体層の膜厚が、前記トレンチの前記複数の側壁上の前記誘電体層の膜厚と実質的に等しくなるように堆積する、請求項20記載の方法。

  24. さらに、前記誘電体層を前記酸化窒素内でアニールする前に、前記誘電体層を酸化剤内でアニールする、請求項20記載の方法。

  25. 前記酸化窒素を用いたアニールの結果、前記誘電体層と前記トレンチの内面との間の界面に窒素パッシベーションが得られる、請求項20記載の方法。

  26. 前記誘電体層は二酸化ケイ素である、請求項20記載の方法。

  27. 前記誘電体層は二酸化ケイ素であり、前記誘電体層と前記トレンチの内面との間の界面に窒素パッシベーションが設けられている、請求項20記載の方法。

  28. 前記本体は、基板と、該基板上方にあるドリフト領域と、前記トレンチの両側にそれぞれ設けられているチャネル領域とを備えている、請求項20記載の方法。

  29. 前記トレンチは前記ドリフト領域内へと延びている、請求項28記載の方法。

  30. 前記トレンチの両側のそれぞれの前記上面には、ソースコンタクトとエミッタコンタクトのうちの少なくとも1つが設けられており、前記基板の底面には、ドレインコンタクトとコレクタコンタクトのうちの少なくとも1つが設けられている、請求項29記載の方法。

 

 

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