深いトレンチ隔離構造を備えた半導体構造の方法及び半導体構造

 

トランジスタアレイ(300)の密度は、半導体材料(114)において1つまたは複数の深いトレンチ隔離構造(312、314)を形成することによって増加される。深いトレンチ隔離構造(312、314)は、アレイ(300)におけるトランジスタを横方向に囲む。深いトレンチ隔離構造(312、314)は、ドーパントの横方向の拡散及び電荷キャリアの横方向の動きを制限する。

 

 

本願は、一般に半導体構造に関し、特に、深いトレンチ隔離構造を備えた半導体構造及び深いトレンチ隔離構造を備えた半導体構造を形成する方法に関する。
金属酸化物半導体(MOS)トランジスタは、nチャネル(NMOS)デバイス又はpチャネル(PMOS)デバイスのいずれかとして実装され得る、周知の半導体デバイスである。MOSトランジスタは、チャネルによって分離された離間されたソース領域及びドレイン領域、並びにチャネルの上にある金属ゲートを有する。金属ゲートは、ゲート誘電体層によってチャネルから絶縁される。代替として、MOSトランジスタのゲートは、金属の代わりにドープポリシリコンを用いて形成される。
二重拡散MOS(DOMS)トランジスタは、チャネルを形成する二重拡散ウェル、並びに、チャネルと重くドープされたドレイン領域との間にあり、ドレインドリフト領域と呼ばれる軽くドープされたドレイン領域を有するパワーMOSトランジスタである。横方向DMOS(LDMOS)トランジスタは、ソース領域及びドレイン領域が横方向に離間されたDMOSトランジスタである。LDMOSアレイは、行及び列のアレイなどのパターンに配されるLDMOSトランジスタのグループである。
図1A及び図1Bは、従来のLDMOSトランジスタアレイ100の図を示す。図1Aは平面図を示し、図1Bは図1Aの線1B−1Bに沿った断面図を示す。図1A及び図1Bに示されるように、LDMOSトランジスタアレイ100は、p型単結晶シリコン基板領域112と、基板領域112の上に成長されるp型エピタキシャル層114とを有する半導体構造110を含む。また、半導体構造110は、エピタキシャル層114へ下方に延在するようにエピタキシャル層114の頂部表面において形成される、いくつかの浅いトレンチ隔離構造116を含む。
図1A及び図1Bに示されるように、LDMOSトランジスタアレイ100は更に、エピタキシャル層114に形成される近接するLDMOSトランジスタ120のペアを含む。各LDMOSトランジスタ120は、エピタキシャル層114に形成されるn−ドレインドリフト領域140と、n−ドレインドリフト領域140に形成されるn+ドレイン142とを含む。
また、各LDMOSトランジスタ120は、エピタキシャル層114に形成される二重拡散ウェル(Dウェル)144を含む。Dウェル144は、p型領域146と、p型領域146に接するn型領域148とを含む。各LDMOSトランジスタ120は更に、エピタキシャル層114に形成される、n+ソース150及びp+コンタクト領域152を含む。n+ソース150は、p型領域146及びn型領域148に接する。n+ソース150によって横方向に囲まれるp+コンタクト領域152は、p型領域146及びn+ソース150に接する。
n−ドレインドリフト領域140に接するp型領域146は、n−ドレインドリフト領域140とn型領域148との間にあるチャネル領域154を含む。n+ドレイン142から離間されるp型領域146はまた、エピタキシャル層114のドーパント濃度より高いドーパント濃度を有する。また、n+ソース150はn+ドレイン142から横方向に離間される。また、n+ドレイン142は、ドレイン142とソース150との間で横方向にある浅いトレンチ隔離構造116に接する。
図1A及び図1Bに示されるように、各LDMOSトランジスタ120は、チャネル領域154に接しチャネル領域154の上にあるゲート誘電体構造160と、ゲート誘電体構造160に接しチャネル領域154の上にあるゲート162とを含む。ゲート162は、四角に角がある円形の形状を有する。また、各LDMOSトランジスタ120は、ゲート162に接する内部側壁スペーサ164と、ゲート162に接しゲート162を横方向に囲む外部側壁スペーサ166とを含む。
図1A及び図1Bに示されるように、半導体構造110は、近接するLDMOSトランジスタ120のn−ドレインドリフト領域140の間のエピタキシャル層114にチャネルストッパとして形成される、p型領域170を含む。チャネルストッパ領域170は、LDMOSトランジスタ120の各々を横方向に囲む。
動作において、LDMOSトランジスタ120のn+ドレイン142に第1の正電圧(40Vなど)がかけられ、(p+コンタクト領域152を介して)p型領域146に及びn+ソース領域150に接地が設けられる場合、LDMOSトランジスタ120は、ゲート162に接地が設けられたときオフになる。この場合、電子がn+ソース150からn+ドレイン142へ流れることはない。
LDMOSトランジスタ120は、ゲート162に第2の正電圧(VGS>VTHなど)がかけられるときオンになるが、残りのバイアス条件は維持される。この場合、p型領域146のチャネル領域154は反転し、電子がn+ソース150からチャネル領域154を介してn+ドレイン142へ流れる。
LDMOSトランジスタアレイ100に伴う1つの問題は、そのLDMOSトランジスタ120が、必要な電気的隔離を提供するために大幅な横方向の分離及びシリコン実装面積を必要とすることである。例えば、40V隔離は、しばしば、近接するLDMOSトランジスタ120のn−ドレインドリフト領域140間に、5.65μmの最小横方向間隔を必要とする。
図2A及び図2Bは、従来のLDMOSトランジスタアレイ200の図を示す。図2Aは平面図を示し、図2Bは図2Aの線2B−2Bに沿った断面図を示す。LDMOSトランジスタアレイ200はLDMOSトランジスタアレイ100と同様であるため、両方のトランジスタアレイに共通の構造を指示するために同じ参照番号を使用している。
図2A及び図2Bに示されるように、LDMOSトランジスタアレイ200は、半導体構造110の代わりに半導体構造210を用いるため、LDMOSトランジスタアレイ200はLDMOSトランジスタアレイ100とは異なる。半導体構造210は、半導体構造210が更に、基板領域112の頂部及びエピタキシャル層114の底部に形成されるいくつかのn+埋め込み層211を含むことを除いて、半導体構造110と同じである。
半導体構造210はまた、半導体構造210がエピタキシャル層114に形成されるいくつかのn型接合隔離領域212を含むため、半導体構造110と異なる。各接合隔離領域212は、n+埋め込み層211に接しn+埋め込み層211の上に位置するようにエピタキシャル層114に形成されるn+底部領域214を含む。また、各接合隔離領域212は、n+底部領域214に接しn+底部領域214の上に位置するようにエピタキシャル層114に形成されるn−頂部領域216と、n−頂部領域216に形成されるn+コンタクト領域218とを含む。
半導体構造210はまた、半導体構造210がエピタキシャル層114に形成されるいくつかのp型チャネルストップ領域220を含むため、半導体構造110と異なる。各チャネルストップ領域220は、n−ドレインドリフト領域140と接合隔離領域212との間に位置する。
図2A及び図2Bに示されるように、半導体構造210はまた、近接するLDMOSトランジスタ120のn−頂部領域216間のエピタキシャル層114にチャネルストッパとして形成される、p型ウェル領域222を含む。また、LDMOSトランジスタアレイ200は、p型ウェル領域222に形成されるp+コンタクト領域224を含む。
LDMOSトランジスタアレイ200は更に、近接するn+埋め込み層211間に横方向に位置するように、基板112及びエピタキシャル層114に形成されるp−埋め込み領域226を含む。p−埋め込み領域226は、p型基板112のドーパント濃度よりわずかに高いドーパント濃度を有し、近接するn+埋め込み層211間の横方向間隔を最小化するのを助ける。
LDMOSトランジスタアレイ200は、LDMOSトランジスタアレイ200の各埋め込み層211及び接合隔離領域212がエピタキシャル層114の一部を囲み、エピタキシャル層114の残りの部分から接合隔離することを除いて、LDMOSトランジスタアレイ100と同様に動作する。30V以下の動作をサポートするために、p−埋め込み領域226は、図2Bに示されるように近接するn+埋め込み層211に接することが可能である。しかしながら、40V動作をサポートするために、n+埋め込み層211とp−埋め込み領域226との間の接合破壊制限のため、p−埋め込み領域226は近接するn+埋め込み層211から横方向に離間される。
LDMOSトランジスタアレイ100と同様、LDMOSトランジスタアレイ200に伴う1つの問題は、必要な電気的隔離を提供するために大幅なシリコン実装面積を必要とすることである。n+底部領域214を形成するために注入されたドーパントがドライブイン(driven in)されるとき、n+底部領域214はドーパントの実質的に横方向の拡散を経験する。したがって、必要とするシリコン実装面積がより少ないLDMOSトランジスタアレイが求められている。
説明される例において、半導体構造が、基板及びエピタキシャル層を含む。基板は第1の導電型及び頂部表面を有する。エピタキシャル層は、第1の導電型、基板の頂部表面に接する底面、及び頂部表面を有する。埋め込み領域が第2の導電型を有する。埋め込み領域は、エピタキシャル層の一部に接しエピタキシャル層の一部の下に位置する。浅いトレンチ隔離構造が、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において形成される。内側の深いトレンチ隔離構造が、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において形成される。内側の深いトレンチ隔離構造は、浅いトレンチ隔離構造を横方向に囲む。外側の深いトレンチ隔離構造が、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において形成される。外側の深いトレンチ隔離構造は、内側の深いトレンチ隔離構造を横方向に囲む。ドープ領域が、エピタキシャル層へ下方に延在し、埋め込み領域に接するように、エピタキシャル層の頂部表面において形成される。ドープ領域は、第2の導電型を有し、内側及び外側の深いトレンチ隔離構造に接し、エピタキシャル層の一部を横方向に囲む。
従来のLDMOSトランジスタアレイを示す図である。 従来のLDMOSトランジスタアレイを示す図である。
従来のLDMOSトランジスタアレイを示す図である。 従来のLDMOSトランジスタアレイを示す図である。
例示の実施形態のLDMOSトランジスタアレイを示す図である。 例示の実施形態のLDMOSトランジスタアレイを示す図である。
例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。 例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す断面図である。
別の例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す図である。 別の例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す図である。 別の例示の実施形態のLDMOSトランジスタアレイを形成する方法を示す図である。
別の例示の実施形態のLDMOSトランジスタアレイを示す図である。 別の例示の実施形態のLDMOSトランジスタアレイを示す図である。
別の例示の実施形態のLDMOSトランジスタアレイを示す図である。 別の例示の実施形態のLDMOSトランジスタアレイを示す図である。
別の例示の実施形態のLDMOSトランジスタアレイを示す図である。 別の例示の実施形態のLDMOSトランジスタアレイを示す図である。
例示の実施形態のLDMOSトランジスタアレイを示す図である。 例示の実施形態のLDMOSトランジスタアレイを示す図である。
図3A及び図3Bは、例示の実施形態のLDMOSトランジスタアレイ300を示す。図3Aは平面図を示し、図3Bは図3Aの線3B−3Bに沿った断面図を示す。以下でより詳細に説明するように、LDMOSトランジスタ300は、必要なシリコン実装面積が従来のLDMOSトランジスタより少ない。
LDMOSトランジスタアレイ300はLDMOSトランジスタアレイ200と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。図3A及び図3Bに示されるように、LDMOSトランジスタアレイ300は、半導体構造210の代わりに半導体構造310を用いるため、LDMOSトランジスタアレイ300はLDMOSトランジスタアレイ200とは異なる。
半導体構造310は、半導体構造310が、エピタキシャル層114へ下方に延在するようにエピタキシャル層114の頂部表面において形成される、いくつかの外側の深いトレンチ隔離構造312及びいくつかの内側の深いトレンチ隔離構造314も含むことを除いて、半導体構造210と同じである。外側及び内側の深いトレンチ隔離構造312及び314は、浅いトレンチ隔離構造116より著しく深い深さを有する。また、図3Aに示されるように、外側及び内側の深いトレンチ隔離構造312及び314は丸い角を有する。丸い角は、外側及び内側の深いトレンチ隔離構造312及び314からの応力を最小化する。
半導体構造310はまた、接合隔離領域212の代わりにいくつかのn型接合隔離領域320を用いるため、半導体構造210と異なる。この例において、各接合隔離領域320は、n+底部領域214、n−頂部領域216、及びn+コンタクト領域218の代わりに、単一のn+領域を用いるため、接合隔離領域320は接合隔離領域212とは異なる。各接合隔離領域320は、外側及び内側の深いトレンチ隔離構造312及び314のペアに接し、それらの間に位置する。
各埋め込み層211は、エピタキシャル層114のいくつかの部分322のうちの1つに接し且つその下に位置し、各部分322は、ドレインドリフト領域140、Dウェル144、及びいくつかの浅いトレンチ隔離構造116を含む。また、埋め込み層211に接する各接合隔離領域320は、エピタキシャル層114の一部322を横方向に囲む。したがって、埋め込み層211及び接合隔離領域320を含むn型領域が、充分にエピタキシャル層114の一部322とエピタキシャル層114の残りの部分との間に位置する。
また、外側の深いトレンチ隔離構造312は、エピタキシャル層114の一部322及び内側の深いトレンチ隔離構造314を横方向に囲む。内側の深いトレンチ隔離構造314は、いくつかの浅いトレンチ隔離構造116を横方向に囲む。図3A及び図3Bに示されるように、近接する接合隔離領域320は、p型エピタキシャル層114の一部によって互いから横方向に離間される。
LDMOSトランジスタアレイ300はまた、近接するn+埋め込み層211間に横方向に位置するように基板112及びエピタキシャル層114に形成される、p−埋め込み領域330を含む。p−埋め込み領域330は、p型基板112のドーパント濃度よりわずかに高いドーパント濃度を有する。また、p−埋め込み領域330は、40V以下の動作について図3Bに示されるように、近接するn+埋め込み層211に接し得る。
図3A及び図3Bに示されるように、トランジスタアレイ300は、任意選択で、外側の深いトレンチ隔離構造312を各n−インターフェース領域332が横方向に囲むように、エピタキシャル層114に形成されるいくつかのn−インターフェース領域332を含み得る。n−インターフェース領域332は、各々がn型接合隔離領域320のドーパント濃度より低いドーパント濃度を有し、40V動作のため、及び、シリコンと酸化物との間のインターフェースでのホットキャリアトラッピングを回避するために、必要とされ得る。LDMOSトランジスタアレイ300がLDMOSトランジスタアレイ200より大きな横方向隔離を提供することを除いて、LDMOSトランジスタアレイ300はLDMOSトランジスタアレイ200と同様に動作する。
図3Bに示されるように、外側及び内側の深いトレンチ隔離構造312及び314より下に位置する接合隔離領域320の部分は、外側及び内側の深いトレンチ隔離構造312及び314の間にある接合隔離領域320の部分より幅広い可能性がある。外側及び内側の深いトレンチ隔離構造312及び314は、ドーパントの横方向拡散を排除しない可能性があるが、外側及び内側の深いトレンチ隔離構造312及び314は、ドーパントの横方向拡散を実質的に抑制する。
したがって、アレイ300における近接するLDMOSトランジスタ120間の最小横方向間隔は、アレイ200における近接するLDMOSトランジスタ120間の最小横方向間隔よりも著しく小さい。例えば、アレイ200における近接するLDMOSトランジスタ120のための20V隔離はしばしば7μmの最小横方向間隔を必要とするが、アレイ300における近接するLDMOSトランジスタ120のための20V隔離は5.2μmの最小横方向間隔を用いることが可能であり、これは26%の削減である。
同様に、アレイ200における近接するLDMOSトランジスタ120のための30V隔離はしばしば8μmの最小横方向間隔を必要とするが、アレイ300における近接するLDMOSトランジスタ120のための30V隔離は5.7μmの最小横方向間隔を用いることが可能であり、これは29%の削減である。また、アレイ200における近接するLDMOSトランジスタ120のための40V隔離はしばしば8.5μmの最小横方向間隔を必要とするが、アレイ300における近接するLDMOSトランジスタ120のための40V隔離は6.2μmの最小横方向間隔を用いることが可能であり、これは27%の削減である。
したがって、ドーパントの横方向拡散を抑制することによって、外側及び内側の深いトレンチ隔離構造312及び314は、アレイ300における近接するLDMOSトランジスタ120間の最小横方向間隔を著しく削減し、これが、LDMOSトランジスタアレイ300を実装するために必要なシリコン実装面積を著しく削減する。
図4A〜図4Mは、例示の実施形態のLDMOSトランジスタアレイを形成する方法400を示す。図4Aに示されるように、方法400は、従来のように形成されるp型の単結晶シリコン基板402を用い、パターニングされたフォトレジスト層404を基板402の頂部表面に形成することによって開始される。
パターニングされたフォトレジスト層404は従来の様式で形成され、この様式は、フォトレジストの層を堆積させること、パターニングされたイメージをフォトレジストの層上に形成するためにマスクとして知られているパターニングされた黒/透明ガラスプレートを介して光を投影すること、及び、光に曝されることよって軟化された画像化されたフォトレジスト領域を除去することを含む。
パターニングされたフォトレジスト層404が形成された後、基板402の頂部表面において横方向に離間されたn+埋め込み領域406及び408を形成するために、基板402の露出された領域にアンチモンなどのn型ドーパントが注入される。アンチモンは、後に形成されるエピタキシャル層へのドーパントの上向き拡散を最小化する、小さい拡散係数を有する。n+埋め込み領域406及び408が形成された後、パターニングされたフォトレジスト層404は、灰化処理を用いるなど、従来の様式で除去される。
図4Bに示されるように、パターニングされたフォトレジスト層404が除去された後、基板402は、1700KeVの注入エネルギーでp型ドーパント(ホウ素など)でブランケット注入される。この注入により、横方向に離間されたn+埋め込み領域406及び408間の基板402の頂部表面においてp−埋め込み領域409が形成される。p−埋め込み領域409のドーパント濃度は、p−基板402のドーパント濃度よりわずかに高い。したがって、この注入は、n+埋め込み領域406及び408のプロファイルに実質的に影響を与えない。p型ブランケット注入は、40V以下の動作に充分である。
p−埋め込み領域409が形成された後、その結果の構造は、注入をドライブインするために1200℃で従来のようにアニールされる。ドライブインは、n+埋め込み領域406及び408並びにp−埋め込み領域409を下方に拡散させ、これは、後に形成されるエピタキシャル層へのn+埋め込み領域406及び408並びにp−埋め込み領域409の上方拡散を制限する。
また、ドライブインは、基板402におけるn+埋め込み領域406及び408並びにp−埋め込み領域409を、後に形成されるエピタキシャル層におけるn+埋め込み領域406及び408並びにp−埋め込み領域409より厚くする。p型注入の分量はn型注入の分量よりずっと少ないため、p−埋め込み領域409の厚みは、n+埋め込み領域706及び708の厚みより薄い。
ドライブインに続き、従来の様式で基板402の頂部表面上にp型エピタキシャル層410が成長される。エピタキシャル層410の形成の間、n+埋め込み領域406及び408並びにp−埋め込み領域409は、エピタキシャル層410の底部へと上方に拡散する。
エピタキシャル層410の形成の間のn+埋め込み領域406及び408の上方拡散は、p−埋め込み領域409の上方拡散よりずっと大きい。これは、p−埋め込み領域409を形成する際に用いられる注入の投射レンジが非常に大きく、p−埋め込み領域409を形成する際に用いられる分量は、n+埋め込み領域406及び408を形成する際に用いられる分量よりずっと少ないためである。したがって、p−埋め込み領域409の大部分はp型基板402内に存在する。
エピタキシャル層410が形成された後、エピタキシャル層410の頂部表面上にハードマスクが形成される。この例において、ハードマスクは、エピタキシャル層410上に酸化物層412を堆積させることによって形成される。続いて、酸化物層412上に窒化物層414が堆積され、窒化物層414上に酸化物層416が堆積される。
酸化物層412、窒化物層414、及び酸化物層416は、各々様々な厚みを有し得る。この例において、酸化物層412はおよそ150Åの厚みを有し、窒化物層414はおよそ2000Åの厚みを有し、酸化物層416はおよそ3000Åの厚みを有する。また、酸化物層412は熱成長酸化物で実装され得、一方、酸化物層416は任意の種類の堆積された二酸化シリコン(SiO)層で実装され得る。次に、厚みおよそ1μmのパターニングされたフォトレジスト層418が、酸化物層416の頂部表面上に形成される。パターニングされたフォトレジスト層418は、(平面図で見た場合)丸い角を有するように従来の様式で形成される。
図4Cに示されるように、パターニングされたフォトレジスト層418が形成された後、酸化物層416、並びに下にある窒化物層414及び酸化物層412の領域の露出された領域は、エッチングされてハードマスク420を形成し、ハードマスク420は(平面図で見た場合の)丸い角と、ハードマスク420を完全に介して延在するいくつかの開口とを有する。ハードマスク420が形成された後、パターニングされたフォトレジスト層418は従来の様式で除去される。
図4Dに示されるように、パターニングされたフォトレジスト層418の除去に続き、エピタキシャル層410におけるいくつかのトレンチ開口422を形成するために、ハードマスク420における開口を介してエピタキシャル層410がエッチングされる。トレンチ開口422は、様々な幅及び深さを有し得る。この例において、各トレンチ開口422は0.7μmの幅及び2.5μmの深さを有する。
また、トレンチ開口422は、様々な側壁角度を有し得る側壁を有し、90°の側壁角度がエピタキシャル層410の頂部表面に対して実質的に直角である。この例において、各トレンチ開口422は88°の側壁角度を有する。また、トレンチ開口422は(上から見た場合)丸い角を有する。
図4Eに示されるように、トレンチ開口422が形成された後、トレンチ開口422をライニングする(line)ように、ハードマスク420とエピタキシャル層410の露出領域との上に非導電ライナー430がコンフォーマルに(conformally)形成される。例えば、ライナー430は、およそ200Åの深さまで酸化物を熱成長させ、それに続いて、準大気圧化学気相成長(SACVD)を用いておよそ2000Åの深さまで酸化物層を堆積させることによって形成され得る。
次に、非導電ライナー430が形成された後、トレンチ開口422の残りを充填するように非導電ライナー430上に導電層432が堆積される。この例において、導電層432は、トレンチ開口422の残りを充填するように非導電ライナー430上にポリシリコン層を従来のように堆積させることによって形成される。ポリシリコン層は、その場でドープされ得るか、又は従来の様式での堆積の後ドーパントで注入され得る。この例において、ポリシリコン層は、n導電型を有するようにドープされる。
その後、図4Fに示されるように、導電層432、非導電ライナー430、及び酸化物層416が、エッチバック又は化学機械研磨を用いるなど、従来の様式で平坦化される。この平坦化は、トレンチ開口422を充填するいくつかの深いトレンチ隔離構造433を形成するように、窒化物層414の頂部表面から酸化物層416が除去されるまで続く。深いトレンチ隔離構造433は、トレンチ開口422の丸い角のため、(上から見た場合)丸い角を有する。
したがって、この例において、各トレンチ隔離構造433はポリシリコンコア434及び非導電性外側構造436を有する。非導電性外側構造436は、トレンチ開口422によって露出される、エピタキシャル層410に接する非導電性外側表面437を有する。
ポリシリコンコア434及び非導電性外側構造436を用いて深いトレンチ隔離構造433を実装する代わりに、非導電性材料のみを用いて深いトレンチ隔離構造433を実装することができる。この場合、非導電性材料を用いてトレンチ開口422をライニングする代わりに、トレンチ開口422は非導電性材料で充填される。
図4Gに示されるように、深いトレンチ隔離構造433が形成された後、窒化物層414は従来の手順を用いて除去される。その後、図4Hに示されるように、パターニングされたフォトレジスト層440が、従来の様式で酸化物層412及び深いトレンチ隔離構造433の頂部表面上に形成される。
任意選択で、平坦化ステップの間、窒化物層414及び酸化物層412が除去され得、そのため、深いトレンチ隔離構造433の頂部表面及びエピタキシャル層410の頂部表面は、同じ水平面内に位置することになる。その後、パターニングされたフォトレジスト層440は、エピタキシャル層410上に、又は、平坦化ステップに続いてエピタキシャル層440(410?)上に形成される犠牲酸化物層上に形成され得る。
パターニングされたフォトレジスト層440が形成された後、エピタキシャル層410においてn+埋め込み層406の上にありエピタキシャル層410の頂部表面まで延在するn+領域441を形成するように、(リン又はヒ素などの)n型ドーパントがエピタキシャル層410に数回、いくらかの注入エネルギーで注入される。
この注入はまた、エピタキシャル層410においてn+埋め込み層408の上にありエピタキシャル層410の頂部表面まで延在するn+領域442を形成する。n+領域441及び442は、およそ1500Åの最大深さを有し、深いトレンチ隔離構造433間に位置し、それらに接する。その後、パターニングされたフォトレジスト層440は従来の様式で除去される。
図4Iに示されるように、パターニングされたフォトレジスト層440が除去された後、その結果の構造は、注入をドライブインするように1150℃で従来のようにアニールされる。ドライブインは、n+領域441及び442を、下方に及びその後外方に拡散させる。導電層432を実装するためにポリシリコンが用いられる場合、ポリシリコンは有害な応力の影響なしに、1150℃アニールに耐えることができる。
ドライブインの後、パターニングされたフォトレジスト層444が酸化物層412及び深いトレンチ隔離構造433の頂部表面上に従来の様式で形成される。パターニングされたフォトレジスト層444が形成された後、エピタキシャル層410においてn+埋め込み層406の上にあるn−ドリフト領域445を形成するように、(リン又はヒ素などの)n型ドーパントがエピタキシャル層410に数回、いくらかの注入エネルギーで注入される。
この注入はまた、エピタキシャル層410においてn+埋め込み層408の上にあるn−ドリフト領域446を形成する。また、図4Iで破線で示されるように、40V動作をサポートするために、n−ドリフト領域445及び446が形成されると同時に、エピタキシャル層410の頂部表面においていくつかのn−領域445−6が形成され得るように、パターニングされたフォトレジスト層444が形成され得る。各n−領域445−6は、p−埋め込み領域409の上に位置し、深いトレンチ隔離構造433のペアを横方向に囲む。その後、パターニングされたフォトレジスト層444は従来の様式で除去される。パターニングされたフォトレジスト層444が除去された後、その結果の構造は、注入をドライブインするために従来のように1100℃でアニールされる。
図4Jに示されるように、ドライブインの後、およそ4000Å深さのいくつかの浅いトレンチ隔離構造447が、従来の様式でエピタキシャル層410の頂部において形成される。不具合の発生を防ぐために、浅いトレンチ隔離構造447が形成された後、高温拡散は回避されるべきである。この例において、浅いトレンチ隔離構造447のうちの1つはn−ドリフト領域445に形成され、浅いトレンチ隔離構造447のうちの1つはn−ドリフト領域446に形成される。
浅いトレンチ隔離構造447が形成された後、パターニングされたフォトレジスト層448が、従来の様式で酸化物層412及び深いトレンチ隔離構造433の頂部表面上に形成される。パターニングされたフォトレジスト層410が形成された後、n+埋め込み層406の上に位置するエピタキシャル層410の一部においてp型チャネルストップ領域450を形成するように、(ホウ素などの)p型ドーパントがエピタキシャル層410に数回、いくらかの注入エネルギーで注入される。チャネルストップ領域450はまた、浅いトレンチ隔離構造447に接し、その下に位置する。
この注入はまた、n+埋め込み層408の上に位置するエピタキシャル層410の一部において、p型チャネルストップ領域451を形成する。チャネルストップ領域451はまた、浅いトレンチ隔離構造447に接し、その下に位置する。その後、パターニングされたフォトレジスト層448は従来の様式で除去される。パターニングされたフォトレジスト層448が除去された後、その結果の構造は、注入からの格子損傷を修復するために、従来のように1050℃で高速熱アニール(RTA)される。RTAは実質的に拡散を許さない短いプロセスである。
次に、図4Kに示されるように、チャネルストップ領域450及び451が形成された後、酸化物層412が従来の様式で除去される。酸化物層412が除去された後、従来の様式でp型領域450及び451並びにn型領域445及び446上にゲート酸化物層452が形成される。
その後、パターニングされたフォトレジスト層454が、従来の様式でゲート酸化物層452及び深いトレンチ隔離構造433の頂部表面上に形成される。パターニングされたフォトレジスト層454が形成された後、n+埋め込み層406の上に位置するエピタキシャル層410の一部にp型領域455を形成するように、(ホウ素などの)p型ドーパントがエピタキシャル層410に数回、いくらかの注入エネルギーで注入される。この注入はまた、n+埋め込み層408の上に位置するエピタキシャル層410の一部にp型領域456を形成する。
p型領域455及び456の形成に続いて、p型領域455においてn型領域457を、及びp型領域456においてn型領域458を形成するように、(ヒ素などの)n型ドーパントがエピタキシャル層410に数回、いくらかの注入エネルギーで注入される。
したがって、p型及びn型のドーパントは、フォトレジスト層454において同じ開口を介して注入される。また、p型領域455及びn型領域457は第1の二重拡散ウェル(Dウェル)459を形成し、p型領域456及びn型領域458は第2のDウェル460を形成する。その後、パターニングされたフォトレジスト層454は従来の様式で除去される。
ホウ素とヒ素の拡散係数の差により、チャネル長さは、形成されるべきゲートの寸法ではなく、熱量によって決定される。ホウ素の注入分量はターゲットしきい値電圧に合致するように最適化され、Dウェル459及び460の深さはホウ素注入エネルギーによって制御される。
図4Lに示されるように、パターニングされたフォトレジスト層454が除去された後、p型領域455の上に位置するようにゲート酸化物層452上にゲート462が形成され、p型領域456の上に位置するようにゲート酸化物層452上にゲート464が形成される。ゲート462及び464は従来のように形成される。例えば、ゲート462及び464は、ポリシリコンの層を堆積させることによって形成され得、マスク及びエッチングステップが続く。
その後、側壁スペーサ470及び471が、ゲート462のそれぞれ外側及び内側の側壁に接するように形成される。ゲート464のそれぞれ外側及び内側の側壁に接するように側壁スペーサ473及び474が形成される。側壁スペーサ470、471、473、及び474は従来のように形成される。例えば、側壁スペーサ470、471、473、及び474は、酸化物層及び窒化物層を堆積させることによって形成され得、異方性エッチングが続く。
側壁スペーサ470、471、473、及び474が形成された後、深いトレンチ隔離構造433、ゲート酸化物層452、ゲート462及び464、並びに側壁スペーサ470、471、473、及び474の頂部表面上に、パターニングされたフォトレジスト層476が従来の様式で形成される。
パターニングされたフォトレジスト層476が形成された後、p型領域455に接するn+ソース領域480、p型領域456に接するn+ソース領域481、n−ドリフト領域445に接するn+ドレイン領域483、及びn−ドリフト領域446に接するn+ドレイン領域484を形成するように、(リン又はヒ素などの)n型ドーパントがエピタキシャル層410に注入される。その後、パターニングされたフォトレジスト層476は従来の様式で除去される。
図4Mに示されるように、パターニングされたフォトレジスト層476が除去された後、深いトレンチ隔離構造433、ゲート酸化物層452、ゲート462及び464、並びに側壁スペーサ470、471、473、及び474の頂部表面上に、パターニングされたフォトレジスト層486が従来の様式で形成される。
パターニングされたフォトレジスト層486が形成された後、p型領域455に接するp+コンタクト領域490、及びp型領域456に接するp+コンタクト領域492を形成するように、(ホウ素などの)p型ドーパントがエピタキシャル層410に注入される。その後、第1のLDMOSトランジスタ496及び第2のLDMOSトランジスタ497を備えるLDMOSトランジスタアレイ494を形成するように、パターニングされたフォトレジスト層486は従来の様式で除去される。
第1のLDMOSトランジスタ496は、ドレインドリフト領域445、p型領域455、ソース領域480、及びドレイン領域483を含む。第2のLDMOSトランジスタ497は、ドレインドリフト領域446、p型領域456、ソース領域481、及びドレイン領域484を含む。その後、方法400は、LDMOSトランジスタのアレイの形成を完了するため従来のステップを続ける。
図5A〜図5Cは、別の例示の実施形態のLDMOSトランジスタアレイを形成する方法500を示す。図5Aは平面図を示し、図5Bは図5Aの線5B−5Bに沿った断面図を示し、図5Cは図5Aの線5C−5Cに沿った断面図を示す。
方法500は方法400に類似しているため、両方の方法に共通の構造を指示するために同じ参照番号を使用している。方法500は、窒化物層414の除去(図4Gに示される)まで方法400と同じであり、パターニングされたフォトレジスト層440の代わりにパターニングされたフォトレジスト層510を形成することが異なる。パターニングされたフォトレジスト層510が形成された後、(リン又はヒ素などの)n型ドーパントがエピタキシャル層410に数回、いくらかの注入エネルギーで注入される。
この注入は、エピタキシャル層410において、n+埋め込み層406の上に各々位置するいくつかの離間された第1のn+領域512を形成する。この注入はまた、エピタキシャル層410において、n+埋め込み層408の上に各々位置するいくつかの離間された第2のn+領域514を形成する。n+領域512及び514は、深いトレンチ隔離構造433間に位置し、深いトレンチ隔離構造433に接する。注入に続き、パターニングされたフォトレジスト層510は従来の様式で除去される。その後、方法500は方法400と同様に続行する。
したがって、n+埋め込み層406の上に位置する連続する円形開口、及びn+埋め込み層408の上に位置する連続する円形開口を有するパターニングされたフォトレジスト層440とは異なり、パターニングされたフォトレジスト層510は、n+埋め込み層406の上に円形に配置構成されるいくつかの離間された第1の開口、及び、n+埋め込み層408の上に円形に配されるいくつかの離間された第2の開口を有する。
その後n+領域512及び514がドライブインされるとき、n+領域512はともにn+領域441を形成するように横方向に拡散し、n+領域514はともにn+領域442を形成するように横方向に拡散する。離間されたn+領域512及び514を形成することによって、深いトレンチ隔離構造433より下にあるn+領域441及び442の一部の最大幅を減らすことができる。
図6A及び図6Bは、別の例示の実施形態のLDMOSトランジスタアレイ600を示す。図6Aは平面図を示し、図6Bは図6Aの線6B−6Bに沿った断面図を示す。LDMOSトランジスタアレイ600はLDMOSトランジスタアレイ300と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。図6A及び図6Bには1つのトランジスタ120のみが示されている。
図6A及び図6Bに示されるように、LDMOSトランジスタアレイ600は半導体構造310の代わりに半導体構造610を用いるため、LDMOSトランジスタアレイ600はLDMOSトランジスタアレイ300とは異なる。半導体構造610がエピタキシャル層114の頂部表面に形成されるいくつかの絶縁の深いトレンチ構造612も含むことを除いて、半導体構造610は半導体構造310と同じである。1つの構造612のみが示されている。内側の深いトレンチ隔離構造314は、絶縁の深いトレンチ隔離構造612を横方向に囲む。
半導体構造610はまた、各々が、内側の深いトレンチ隔離構造314及び絶縁の深いトレンチ隔離構造612に接し、内側の深いトレンチ隔離構造314と絶縁の深いトレンチ隔離構造612との間に位置する、いくつかのn型インターフェース領域614を含むため、半導体構造610は半導体構造310と異なる。1つの領域614のみが示されている。n型インターフェース領域614は、エピタキシャル層114の頂部表面から下方に延在するが、n+領域320より浅い。n型インターフェース領域614は、隔離の早期接合破壊を起こす可能性のある浮動接合(floating junction)をなくす。
図6C及び図6Dは、別の例示の実施形態のLDMOSトランジスタアレイ650を示す。図6Cは平面図を示し、図6Dは図6Cの線6D−6Dに沿った断面図を示す。LDMOSトランジスタ650アレイはLDMOSトランジスタアレイ600と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。
図6C及び図6Dに示されるように、LDMOSトランジスタアレイ650は半導体構造610の代わりに半導体構造660を用いるため、LDMOSトランジスタアレイ650はLDMOSトランジスタアレイ600とは異なる。半導体構造660がエピタキシャル層114の頂部表面において形成されるいくつかの絶縁の深いトレンチ構造662も含むことを除いて、半導体構造660は半導体構造610と同じである。1つの構造662のみが示されている。各絶縁の深いトレンチ隔離構造662は、外側の深いトレンチ隔離構造312を横方向に囲む。
半導体構造660はまた、各々、外側の深いトレンチ隔離構造312及び絶縁の深いトレンチ隔離構造662に接し、外側の深いトレンチ隔離構造312と絶縁の深いトレンチ隔離構造662との間に位置する、いくつかのn型インターフェース領域664を含むため、半導体構造660は半導体構造610と異なる。各n型インターフェース領域664は、エピタキシャル層114の頂部表面から下方に延在するが、n+領域320より浅い。
LDMOSトランジスタアレイ600及び650は、トランジスタアレイ600及び650がトランジスタアレイ300より小さくなるように形成され得ることを除いて、LDMOSトランジスタアレイ300と同様に動作する。図6A及び図6Bの例において、内側の深いトレンチ隔離構造314の或る距離内側に絶縁の深いトレンチ構造612を置くことによって、n+領域320の外側横方向及び上方への拡散が抑制され得る。内側の深いトレンチ隔離構造314の或る距離内側に絶縁の深いトレンチ構造612を置くことによって、n−ドレインドリフト領域140と内側の深いトレンチ隔離構造314との間の距離が低減され得る。したがって、LDMOSトランジスタアレイ600の専有面積は、LDMOSトランジスタアレイ300の専有面積より小さくなる。
図6C及び図6Dの例において、外側の深いトレンチ隔離構造312の或る距離外側に絶縁の深いトレンチ構造662を置くことによって、n+領域320の外側横方向及び上方への拡散も抑制され得る。外側の深いトレンチ隔離構造312の或る距離外側に絶縁の深いトレンチ構造662を置くことによって、トランジスタアレイにおいて近接するトランジスタ間の距離が低減され得る。
絶縁の深いトレンチ構造612及び絶縁の深いトレンチ構造662は、深いトレンチ隔離構造433と同様に及び同時に形成され得る。また、n型インターフェース領域614及びn型インターフェース領域664は、n型ドレインドリフト領域445及び446と同様に及び同時に形成され得る。
図7A及び図7Bは、別の例示の実施形態のLDMOSトランジスタアレイ700を示す。図7Aは平面図を示し、図7Bは図7Aの線7B−7Bに沿った断面図を示す。LDMOSトランジスタアレイ700はLDMOSトランジスタアレイ300と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。1つのトランジスタ120のみが示されている。
図7A及び図7Bに示されるように、LDMOSトランジスタアレイ700は半導体構造310の代わりに半導体構造710を用いるため、LDMOSトランジスタアレイ700はLDMOSトランジスタアレイ300とは異なる。半導体構造710は、深いトレンチ隔離構造312及び314が半導体構造710において更に離間されることを除いて、半導体構造310と同じである。
LDMOSトランジスタアレイ700はLDMOSトランジスタアレイ300と同様に動作する。n+領域320のためのドーパントが、注入後、深いトレンチ隔離構造312と314の間にそれらから離間して位置するが、ドライブイン後、深いトレンチ隔離構造312と314の間にそれらに接して位置することを除いて、LDMOSトランジスタアレイ700はLDMOSトランジスタ496及び497と同様に形成される。深いトレンチ隔離構造312と314の間の横方向の間隔を大きくすることによって、n+領域320はドライブインの間横方向に拡散し、これが深いトレンチ隔離構造312及び314の底部でのドーパントの横方向及び上方への拡散を制限する。
図8A及び図8Bは例示の実施形態のLDMOSトランジスタアレイ800を示す。図8Aは平面図を示し、図8Bは図8Aの線8B−8Bに沿った断面図を示す。アレイ800はアレイ200と同様であるため、両方のアレイに共通の構造を指示するために同じ参照番号を使用している。
アレイ800は近接するトランジスタ120のドレインドリフト領域140に接する深いトレンチ隔離構造812を含むため、アレイ800はアレイ200とは異なる。深いトレンチ隔離構造812は、(上から見た場合)丸い角と、p型領域(エピタキシャル層114)に接する底部表面とを有する。また、深い隔離構造812は、浅いトレンチ隔離構造116の深さより著しく深い深さを有する。
また、深い隔離構造812は、エピタキシャル層114のいくつかの部分814を横方向に囲む。深い隔離構造812によって囲まれたエピタキシャル層114の各部分814は、トランジスタ120のドレインドリフト領域140及びDウェル144を含む。アレイ800は、アレイ800にない構造を形成するステップを除き、方法400と同じステップを用いて形成され得る。
トランジスタアレイ800の利点の1つは、近接するLDMOSトランジスタ120間の最小横方向間隔が、アレイ200における近接するLDMOSトランジスタ120間の最小横方向間隔より著しく小さいことである。例えば、アレイ200における近接するLDMOSトランジスタ120のための40V隔離はしばしば5.65μmの最小横方向間隔を必要とするが、アレイ800における近接するLDMOSトランジスタ120のための40V隔離は0.7μmの最小横方向間隔を用いることが可能であり、これは88%の削減である。
したがって、半導体構造がドーパントの横方向拡散及び電荷キャリアの横方向動きを制限し、これによってシリコン実装面積の必要量が削減される。
説明する一例において、トランジスタアレイが、第1の導電型を有する半導体材料を含む。また、トランジスタアレイは2つ又はそれ以上のトランジスタ構造を含む。各トランジスタ構造は半導体材料に形成されるソース及びドレインを有する。ソース及びドレインは第2の導電型を有する。ドレインはソースから横方向に離間される。また、各トランジスタ構造は、半導体材料に形成される浅いトレンチ隔離構造を有する。浅いトレンチ隔離構造はドレインに接する。また、トランジスタアレイは、半導体材料に形成される深い隔離構造を含む。深い隔離構造は、アレイにおけるトランジスタ構造のソース及びドレインを横方向に囲む。
別の説明する例において、半導体構造を形成する方法が、ドーパントの横方向拡散及び電荷キャリアの横方向動きを制限する。この方法は、基板に埋め込み領域を形成することを含む。基板は第1の導電型を有する。埋め込み領域は第2の導電型を有する。この方法はまた、基板上にエピタキシャル層を成長させることを含む。エピタキシャル層は頂部表面及び第1の導電型を有する。埋め込み領域は、エピタキシャル層の一部に接し、それより下に位置する。また、この方法は、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において浅いトレンチ隔離構造を形成することを含む。また、この方法は、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において内側の深いトレンチ隔離構造を形成することを含む。内側の深いトレンチ隔離構造は、浅いトレンチ隔離構造を横方向に囲む。更に、この方法は、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において外側の深いトレンチ隔離構造を形成することを含む。外側の深いトレンチ隔離構造は、内側の深いトレンチ隔離構造を横方向に囲む。また、この方法は、エピタキシャル層へ下方に延在し、埋め込み領域に接するように、エピタキシャル層の頂部表面においてドープされた領域を形成することを含む。ドープされた領域は第2の導電型を有する。ドープされた領域も、内側及び外側の深いトレンチ隔離構造に接し、エピタキシャル層の一部を横方向に囲む。
特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。例えば、例示の実施形態をLDMOSトランジスタに関して説明してきたが、他のMOSベースの構造にも同様に適用する。



  1. 半導体構造であって、
    第1の導電型及び頂部表面を有する基板、
    前記第1の導電型、前記基板の前記頂部表面に接する底部表面、及び頂部表面を有する、エピタキシャル層、
    第2の導電型を有する埋め込み領域であって、前記エピタキシャル層の一部に接し、前記エピタキシャル層より下に位置する、前記埋め込み領域、
    前記エピタキシャル層へ下方に延在するように前記エピタキシャル層の前記頂部表面において形成される浅いトレンチ隔離構造、
    前記エピタキシャル層へ下方に延在するように前記エピタキシャル層の前記頂部表面において形成される内側の深いトレンチ隔離構造であって、前記浅いトレンチ隔離構造を横方向に囲む、前記内側の深いトレンチ隔離構造、
    前記エピタキシャル層へ下方に延在するように前記エピタキシャル層の前記頂部表面において形成される外側の深いトレンチ隔離構造であって、前記内側の深いトレンチ隔離構造を横方向に囲む、前記外側の深いトレンチ隔離構造、及び、
    前記エピタキシャル層へ下方に延在するよう及び前記埋め込み領域に接するように、前記エピタキシャル層の前記頂部表面において形成されるドープされた領域であって、前記第2の導電型を有し、前記内側及び外側の深いトレンチ隔離構造に接し、前記エピタキシャル層の前記一部を横方向に囲む、前記ドープされた領域、
    を含む、半導体構造。

  2. 請求項1に記載の半導体構造であって、前記内側の深いトレンチ隔離構造に接する前記第2の導電型のインターフェース領域を更に含み、前記内側の深いトレンチ隔離構造が前記インターフェース領域を横方向に囲み、前記インターフェース領域が、前記ドープされた領域のドーパント濃度より低いドーパント濃度を有する、半導体構造。

  3. 請求項1に記載の半導体構造であって、前記内側の深いトレンチ隔離構造に接する前記第1の導電型のチャネルストップ領域を更に含み、前記内側の深いトレンチ隔離構造が前記チャネルストップ領域を横方向に囲む、半導体構造。

  4. 請求項1に記載の半導体構造であって、前記エピタキシャル層へ下方に延在するように前記エピタキシャル層の前記頂部表面において形成される、絶縁の深いトレンチ構造を更に含み、前記絶縁の深いトレンチ構造が前記外側の深いトレンチ隔離構造を横方向に囲み、前記絶縁の深いトレンチ構造及び前記外側の深いトレンチ隔離構造が実質的に等しい深さを有する、半導体構造。

  5. 請求項1に記載の半導体構造であって、前記エピタキシャル層へ下方に延在するように前記エピタキシャル層の前記頂部表面において形成される、絶縁の深いトレンチ構造を更に含み、前記内側の深いトレンチ隔離構造が前記絶縁の深いトレンチ構造を横方向に囲み、前記絶縁の深いトレンチ構造及び前記内側の深いトレンチ隔離構造が実質的に等しい深さを有する、半導体構造。

  6. 請求項1に記載の半導体構造であって、
    前記エピタキシャル層の前記一部において形成され、前記第2の導電型を有する、ソース、及び、
    前記エピタキシャル層の前記一部において形成されるドレインであって、前記ソースから横方向に離間され、前記第2の導電型を有する、前記ドレイン、
    を更に含み、
    前記浅いトレンチ隔離構造が前記ソースと前記ドレインとの横方向間に位置する、
    半導体構造。

  7. 請求項1に記載の半導体構造であって、前記外側の深いトレンチ隔離構造に接し、前記外側の深いトレンチ隔離構造を横方向に囲む、前記第2の導電型のインターフェース領域を更に含み、前記インターフェース領域が、前記ドープされた領域のドーパント濃度より低いドーパント濃度を有する、半導体構造。

  8. トランジスタアレイであって、
    第1の導電型を有する半導体材料、
    2つ又はそれ以上のトランジスタ構造であって、各トランジスタ構造が、前記半導体材料において形成され且つ第2の導電型を有するソースと、前記半導体材料内に形成されるドレインであって、前記ソースから横方向に離間され、前記第2の導電型を有するドレインとを有する、前記トランジスタ構造、
    前記半導体材料において形成され、前記ドレインに接する浅いトレンチ隔離構造、及び、
    前記半導体材料において形成される深い隔離構造であって、前記アレイにおけるトランジスタ構造の前記ソース及び前記ドレインを横方向に囲む、前記深い隔離構造、
    を含む、トランジスタアレイ。

  9. 請求項8に記載のトランジスタアレイであって、前記浅いトレンチ隔離構造が、前記ソースと前記ドレインとの横方向間に位置する、トランジスタアレイ。

  10. 請求項9に記載のトランジスタアレイであって、前記深いトレンチ隔離構造が、前記アレイにおける各トランジスタ構造の前記ソース及び前記ドレインを横方向に囲む、トランジスタアレイ。

  11. 請求項10に記載のトランジスタアレイであって、各トランジスタ構造が、前記半導体材料において形成されるドレインドリフト領域を有し、前記ドレインドリフト領域が前記ドレイン及び前記深い隔離構造に接する、トランジスタアレイ。

  12. 請求項11に記載のトランジスタアレイであって、前記深い隔離構造の底部表面が、前記第1の導電型を有する領域に接する、トランジスタアレイ。

  13. 請求項12に記載のトランジスタアレイであって、各トランジスタ構造が、前記ソースと前記ドレインとの間にある前記半導体材料において形成される二重拡散ウェルを更に有する、トランジスタアレイ。

  14. 請求項9に記載のトランジスタアレイであって、
    前記半導体材料において形成されるトレンチ隔離構造であって、前記深い隔離構造の深さに実質的に等しい深さを有し、前記深い隔離構造を横方向に囲む、前記トレンチ隔離構造、
    前記深い隔離構造及び前記トレンチ隔離構造に接し、前記深い隔離構造及び前記トレンチ隔離構造の間に位置する、前記第2の導電型の領域、
    前記半導体材料に接し、前記2つ又はそれ以上のトランジスタ構造より下に位置する、2つ又はそれ以上の第1の埋め込み領域であって、各々が前記第2の導電型を有する、前記2つ又はそれ以上の第1の埋め込み領域、及び、
    前記半導体材料及び前記第1の埋め込み領域に接し、前記第1の埋め込み領域間に横方向に位置する、第2の埋め込み領域であって、前記第1の導電型と、前記半導体材料のドーパント濃度より高いドーパント濃度とを有する、前記第2の埋め込み領域、
    を更に含む、トランジスタアレイ。

  15. 半導体構造を形成する方法であって、
    基板において埋め込み領域を形成することであって、前記基板が第1の導電型を有し、前記埋め込み領域が第2の導電型を有する、前記埋め込み領域を形成すること、
    前記基板上にエピタキシャル層を成長させることであって、前記エピタキシャル層が頂部表面及び前記第1の導電型を有し、前記埋め込み領域が前記エピタキシャル層の一部に接し、前記エピタキシャル層の一部より下に位置する、前記エピタキシャル層を成長させること、
    前記エピタキシャル層へ下方に延在するように、前記エピタキシャル層の前記頂部表面において浅いトレンチ隔離構造を形成すること、
    前記エピタキシャル層へ下方に延在するように、前記エピタキシャル層の前記頂部表面において内側の深いトレンチ隔離構造を形成することであって、前記内側の深いトレンチ隔離構造が、前記浅いトレンチ隔離構造を横方向に囲む、前記内側の深いトレンチ隔離構造を形成すること、
    前記エピタキシャル層へ下方に延在するように、前記エピタキシャル層の前記頂部表面において外側の深いトレンチ隔離構造を形成することであって、前記外側の深いトレンチ隔離構造が、前記内側の深いトレンチ隔離構造を横方向に囲む、前記外側の深いトレンチ隔離構造を形成すること、及び、
    前記エピタキシャル層へ下方に延在し、前記埋め込み領域に接するように、前記エピタキシャル層の前記頂部表面においてドープされた領域を形成することであって、前記ドープされた領域が、前記第2の導電型を有し、前記内側及び外側の深いトレンチ隔離構造に接し、前記エピタキシャル層の前記一部を横方向に囲む、前記ドープされた領域を形成すること、
    を含む、方法。

  16. 請求項15に記載の方法であって、前記ドープされた領域が形成されるとき前記第2の導電型の複数の離間した領域が形成され、前記第2の導電型の前記複数の離間した領域が、前記ドープされた領域から離間され、前記内部及び外部の深いトレンチ隔離構造に接し、前記内部及び外部の深いトレンチ隔離構造間に位置する、方法。

  17. 請求項15に記載の方法であって、前記第2の導電型の領域が前記ドープされた領域を含み、前記埋め込み領域が、充分に前記エピタキシャル層の前記部分と前記エピタキシャル層の残りとの間に位置する、方法。

  18. 請求項15に記載の方法であって、前記ドープされた領域が、或るドーパント濃度を有する第1の部分と、前記第1の部分の前記ドーパント濃度より著しく低いドーパント濃度を有する第2の部分とを有する、方法。

  19. 請求項15に記載の方法であって、前記エピタキシャル層へ下方に延在するように、前記エピタキシャル層の前記頂部表面において絶縁の深いトレンチ構造を形成することを更に含み、前記絶縁の深いトレンチ構造が前記外側の深いトレンチ隔離構造を横方向に囲み、前記絶縁の深いトレンチ構造及び前記外側の深いトレンチ隔離構造が、実質的に等しい深さを有する、方法。

  20. 請求項15に記載の方法であって、前記エピタキシャル層へ下方に延在するように、前記エピタキシャル層の前記頂部表面において絶縁の深いトレンチ構造を形成することを更に含み、前記内側の深いトレンチ隔離構造が前記絶縁の深いトレンチ構造を横方向に囲み、前記絶縁の深いトレンチ構造及び前記内側の深いトレンチ隔離構造が、実質的に等しい深さを有する、方法。

 

 

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類似の特許
本開示は、トレンチ内にゲートアセンブリが形成されている、炭化ケイ素(SiC)電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲートコンタクトとを有している。トレンチは、上面から本デバイスの本体中に延びており、底部と、本体の上面からトレンチの底部へと延びている側壁とを有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。
ドリフト領域(24)、n型ドリフト領域内に形成されたPウエル領域(20)、Pウエル領域(20)内に形成されたNウエル領域(22)、Nウエル領域(22)内に形成されたPベース領域(32)及びカソード領域(36)を有するクラスター化絶縁ゲートバイポーラトランジスタ(CIGBT)。1本以上のトレンチ(40)が素子に形成され、縦方向にドリフト領域(24)及び、必要に応じて、Pウエル領域(20)と交差し、横方向にベース領域(32)、Nウエル領域(22)及びPウエル領域(20)とも交差するように、構成される。トレンチ(40)の内表面上に絶縁膜が形成され、実質的にトレンチを埋め、ゲートを形成するように、絶縁膜上にゲート酸化物が形成される。
出力端子(154)から入力端子(152)を隔離するための装置(100)が開示されている。たとえば、装置(100)は、第1のp型金属酸化物半導体トランジスタ(110)と第1の回路(182)とを含む。第1のp型金属酸化物半導体トランジスタ(110)のソースは、装置(100)の入力端子(152)に接続されている。第1の回路(182)は、イネーブル信号(172)が無効化されたときに、装置の入力端子(152)上の信号を第1のp型金属酸化物半導体トランジスタ(110)のゲートに伝送し、イネーブル信号(172)が有効化されたときに、接地電圧(192)を第1のp型金属酸化物半導体トランジスタ(110)のゲートに供給する。
半導電性グラフェン構造は、グラフェン材料と、グラフェン材料の少なくとも一部の上にグラフェン格子マッチング材料とを含んでもよく、グラフェン格子マッチング材料は、グラフェン材料の格子定数または結合長の倍数の約±5%以内の格子定数を有する。半導電性グラフェン構造は、少なくとも0.5eVのエネルギーバンドギャップを有してもよい。グラフェン材料のエネルギーバンドギャップを改変する方法は、グラフェン材料の少なくとも一部の上にグラフェン格子マッチング材料を形成することを含んでもよく、グラフェン格子マッチング材料は、グラフェン材料の格子定数または結合長の倍数の約5%以内の格子定数を有する。
【選択図】図5
本発明は、基板(101)と、基板(101)上に形成されている薄膜電界効果トランジスターおよびデータライン(107)とを備え、前記薄膜トランジスターが、ゲート電極(102)、活性層(105)、ソース電極(1082)およびドレイン電極(1081)を備え、前記ゲート電極(102)と前記活性層(105)との間にゲート絶縁層(104)が形成されるアレイ基板であって、アレイ基板が、前記ゲート絶縁層(104)と前記データライン(107)との間に形成され、且つ、前記データライン(107)と直接接触する保護層(112)をさらに備え、前記保護層(112)と前記活性層(105)とが、同じ材料で同一層に設けられるアレイ基板、表示装置、およびアレイ基板の製作方法を提供する。
半導体デバイスおよびその製作方法を提供する。該半導体デバイスは、半導体デバイス能動領域1と電極形状制御層2と電極5とを含む。電極形状制御層2は、半導体デバイス能動領域1上に位置し、アルミニウム元素を含有し、アルミニウム元素の含有量が、半導体デバイス能動領域1から、下から上へ漸次減少し、電極形状制御層2には電極領域が設けられ、電極領域には、半導体デバイス能動領域1に延びて縦方向に前記電極形状制御層2を貫通する溝が設けられ、溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープである。電極5は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域1に接触する。電極5の形状を制御することにより、電極5付近の電界強度の分布を変更し、半導体デバイスの破壊電圧および信頼性などの性能を向上させる。
本発明は、担体基板と、第1の半導体材料から成る、担体基板上に被着された第1の半導体層と、第2の半導体材料から成る、第1の半導体層上に被着された第2の半導体層と、少なくとも第2の半導体層内に埋設されたドレイン端子及びソース端子と、ドレイン端子とソース端子との間のチャネル領域と、チャネル領域を少なくとも部分的に覆っているゲート端子とを有する半導体パワースイッチに関する。第1の半導体材料のバンドギャップと第2の半導体材料のバンドギャップとは相違している。ドレイン端子とソース端子とによって、少なくとも、第1の半導体材料と第2の半導体材料との間の境界層が電気的にコンタクト可能である。チャネル領域は、電気的なパワースイッチとして作用するように構成されている。
本発明によれば、フィールドプレート・トレンチ・FET(50)であって、基板(40)と、少なくとも部分的に前記基板(40)内部に埋め込まれたゲート(30)と、前記ゲート(30)の下に配置されたフィールドプレート(20)とを含み、前記ゲート(30)及び前記フィールドプレート(20)は、前記基板(40)内のトレンチ(10)内部に配置されており、かつ絶縁体(5)によって包囲されている、フィールドプレート・トレンチ・FET(50)が提供される。本発明によれば、前記基板(40)内部にて前記トレンチ(10)の下に、p型ドープ領域(2)が配置されている。さらには、半導体構成素子(100)であって、基板(40)と、前記基板内部に配置された複数の本発明によるフィールドプレート・トレンチ・FET(50)とを含む、半導体構成素子が提供される。
強誘電体メモリ装置 // JP2016522569
本発明は、強誘電性ポリマーを含む少なくとも1つの層と、この層の両側に少なくとも2つの電極とを含む強誘電体メモリ装置であって、強誘電性ポリマーは、一般式P(VDF−X−Y)で表され、式中VDFはフッ化ビニリデンモチーフであり、Xはトリフルオロエチレンモチーフまたはテトラフルオロエチレンモチーフであり、Yは第3のモノマーからのモチーフであり、ポリマー中のYモチーフのモル比は6.5%以下である強誘電体メモリ装置に関する。
本発明では、金属酸化物半導体電界効果トランジスタ用の基板と、金属酸化物半導体電界効果トランジスタとを開示する。前記基板は、n型ドープされたエピタキシャルのドリフト領域(10)と、前記ドリフト領域(10)上に配置された、p型ドープされたエピタキシャルの第1の層(20)と、前記第1の層上に配置された、高濃度n型ドープされた第2の層(20)と、p型注入により形成された接続部(41)とを有し、前記第1の層(20)は前記接続部(41)に電気的にコンタクトしており、かつ、前記第1の層(20)は横方向では、当該接続部(41)とトレンチとの間に配置されており、前記トレンチは、前記ドリフト領域と、前記第1の層(20)と、前記第2の層(30)とに形成されている。前記基板は、前記p型注入の注入深さ(P)が少なくとも、前記トレンチの深さに等しいことを特徴とする。このように深いp型注入により、電界がゲート酸化物を迂回するので、当該p型注入は、ゲート酸化物に電界が作用することがなくなるように、隣接するトレンチ同士を離隔することができる。
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