表面荷電抑制を有するPiNダイオード構造

著者らは特許

H01L27/144 - 輻射線によって制御される装置
H01L27/146 - 固体撮像装置構造
H01L29/868 - PINダイオード
H01L31/105 - 電位障壁がPIN型からなるもの

の所有者の特許 JP2016528732:

レイセオン カンパニー

 

シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたPiNダイオードと、これらのPiNダイオードを通る逆バイアスのリーク電流を低減するように構成されたシリコン構造の表面と、を有する半導体構造。1つの実施形態では、ゲート電極構造は、シリコン構造の表面上に配設され、ダイオードの隣接する対同士の間に配設された部分を有し、ダイオードを通るリーク電流を防止するようにバイアスされる。

 

 

[0001]本開示は一般にPiNダイオード構造に関し、より具体的には表面荷電抑制を有するPiNダイオード構造に関する。
[0002]当技術分野で知られているように、PiNダイオードは、たとえばnドープ領域とpドープ領域との間に挟まれたシリコン(Si)などの、真性半導体材料を含む。ダイオードが逆バイアスされるとき、電場が真性領域を完全に空乏化する。光検出素子として、PiNダイオードは逆バイアスされる。逆バイアス下では、ダイオードは通常、(わずかな暗電流又はIリーク電流を除いて)電気を通さない。真性領域に入る光子が、キャリアを自由にする。逆バイアスの場がこの領域からキャリアを一掃し、対応する出力電流を作り出す。
[0003]同じく当技術分野で知られているように、シリコンPiNダイオード(Si:PiN)光検出素子のノイズ性能は、表面リーク電流又は暗電流によって限定される。電離放射線又は湿気などの様々な環境条件への曝露が、表面リーク電流の増加により性能をさらに低下させ得る。現在のデバイスは残念ながら、空乏状態の表面をバイアスすることによって、表面で生成される暗電流を最大にするような様式で設計されている。この寄与は、チャネルストップを使用して表面からポテンシャルミニマム(potential minimum)を除去することによって、及びアニーリングして界面状態(interface state)をパッシベートすることによって、部分的に緩和されるが、結果としては依然として、表面暗電流が最終的な性能を限定するデバイスである。
[0004]現在の技術では、これらのデバイスは、単結晶シリコンから製作される。結晶の表面は酸化されて、この結果、SiO2パッシベーション層を生成する。シリコンとSiO2との間の界面には、これら2つの材料の間の不適合に起因する固有の欠陥が存在する。これらの欠陥部位に、電気的に活性な、結合されていないSi電子軌道が存在する。通常のシリコン処理は、これらの未結合の(dangling)電子軌道を、欠陥部位に結合しその電気的活性を低下させる水素中でのアニーリングによって、パッシベートすることを試みる。そのような水素パッシベーションは、決して完全に有効なわけではなく、したがって前駆体の欠陥部位のうちの幾らかの小さいパーセンテージが電気的に活性なままとなり、この場合これらは、結果として生じる再結合中心において発生するトラップ/デトラップにより、リーク電流に寄与する。
本発明はこのような課題を解決するものである。
[0005]本開示によれば、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたダイオードと、これらのダイオードを通る逆バイアスのリーク電流を低減するように構成されたシリコン構造の表面と、を備える半導体構造が提供される。
[0006]1つの実施形態では、この表面はその上に、PiNダイオードを通る逆バイアスのリーク電流を低減するようにバイアスされた、ゲート電極構造を有する。
[0007]1つの実施形態では、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたPiNダイオードと、を有する半導体構造が提供される。シリコン構造の表面は、これらのダイオードを通るリーク電流を低減するように構成される。
[0008]1つの実施形態では、この表面はその上に、ダイオードを通るリーク電流を低減するようにバイアスされた、ゲート電極構造を有する。
[0009]1つの実施形態では、PiNダイオードは空乏状態で動作する。
[0010]1つの実施形態では、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたPiNダイオードであって、これらのダイオードの各々1つが光子検出素子のピクセルのアレイのうちの1つに対応するPiNダイオードと、ダイオードの隣接する対同士の間に配設された部分を有し、ダイオードを通るリーク電流を防止するようにバイアスされる、シリコン構造の表面上に配設されたゲート電極構造と、を有する半導体構造が提供される。
[0011]1つの実施形態では、PiNはP+領域及びN+領域を有し、また、ゲート電極構造は、複数の開口部を有し、これらの開口部の各々1つは、P+領域又はN+領域のうちの対応する1つの上に配設される。
[0012]そのような構造を用いて、従来のCMOS読み出しとの、表面ピニングされた(surface pinned)完全空乏型(fully−depleted)PiNダイオードアレイの統合を可能にして、400〜1000nMの可視スペクトルにわたって非常に高い量子効率を有する、限定された容積(bulk)のSCA(センサチップアセンブリ)を提供する、完全空乏型Si:PiN検出素子アレイが提供される。この構造は、表面で生成される暗電流を抑制する。より具体的には、この構造は、表面をフェルミバンドピニングすること(Fermi band pinning the surface)によって、PiNダイオードを通る逆バイアスのリーク電流を完全に抑制する。結果として、PiNダイオードは、バルクリーク電流によって限定され、改善された安定性を有する。ピクセルを分離するチャネルストップを有する埋設されたチャネルインプラントは、表面及びゲート構造から電荷を引き離して閉じ込め、ダイオードとチャネルストップとの間の領域に蓄えて、表面電位を制御する。ゲート構造に適切なバイアスを適用することによって、表面は価電子帯にピニングされ、表面で生成される暗電流が抑制される。
[0013]したがって、そのような構造を用いることで:埋設されたチャネルインプラントのSi:PiN内への組み込みにより、これが表面と相互作用しない材料のバルクにおける電荷収集が可能になる;ゲート構造の使用により、表面を効果的にピニングするバイアスの適用が可能になり、表面で生成される暗電流を完全に抑制する;この構造は、完全空乏型Si:PiN検出素子アレイにおける複数の類似の構造のうちの1つとして使用され得る;及び、この構造は、表面をピニングされた完全空乏型PiNダイオードアレイの、CMOS読み出しとの統合を可能にして、非常に高い量子効率を有する限定された容積のSCAを提供する。
[0014]本開示の1つ又は複数の実施形態の詳細は、添付の図面及び以下の説明において説明される。本開示の他の特徴、目的、及び利点は、これらの説明及び図面から、ならびに特許請求の範囲から、明らかとなるであろう。
[0015]本開示による光子PiNダイオード検出素子のアレイの一部分の、図式的な断面略図である。 [0016]本開示による図1の光子PiNダイオード検出素子のアレイの、底部表面の平面図である。
[0017]ここで図1を参照すると、焦点面アレイ(FPA)を提供する、複数の光子検出素子であるPiNダイオードのピクセル12又はこれらのアレイを有する半導体構造10の一部分が示されている。構造10は、イオン注入された(ion implanted)N+型ドープシリコン層16が真性シリコン層14の上側表面内に配設された、真性シリコン層又は真性シリコン体14を含む。この上側表面は、矢印18によって示されるような入来する光子を途中で捕捉するように適合される。構造10は、真性シリコン層14の対向する底部表面において側方に離間された領域内に分散された、複数のイオン注入されたP+型ドープシリコン領域20を含む。N+型ドープシリコン領域16及び複数のP+型ドープシリコン領域20は、複数の逆バイアスされたPiNダイオード12を形成しかつそれらを形成するようにバイアスされ、これらのPiNダイオード12の各々1つは、光子検出素子のピクセル12のうちの1つに対応する。より具体的には、N+層16は、正電位、ここではたとえば+20ボルトに接続され、P+領域20は、接地又は負電位に接続され、CMOS読み出し電子機器は、電荷感応増幅器の使用によって又は単純なソースフォロワ増幅器のゲートへの接続によって、負端子に入る電流を感知する。こうして、ピクセル12の各々1つはしたがって、逆バイアスされたPiNダイオード12である。
[0018]構造10は、複数のN型シリコン低濃度ドープチャネルストップ領域30も含み、各々1つが、複数のP+型ドープシリコン領域20の対応する隣接する対の周縁の周りに配設され、このことによりピクセル12を電気的に分離する。
[0019]構造10は、示されるように、前記底部表面上に配設された、ゲート電極構造32も含み、このゲート電極構造32は、複数の開口部31(図2)を有し、開口部31の各々1つは、P+型ドープシリコン領域20のうちの対応する1つの上に配設される。ゲート構造32は、まず、ここではたとえば厚さ500オングストロームの、連続的な二酸化シリコン絶縁層を、ピクセルのアレイを有する底部表面の上で成長させ、次いで、連続的なn型ドープ多結晶シリコン層を、この厚さ500オングストロームの絶縁層上に形成することによって形成される。ゲート構造32は次いで、マスクされフォトリソグラフィにより処理され、この結果、ゲート構造32に、間にP+型ドープ領域20が形成されることになる複数の領域の上に、開口部を形成する。次に、開口部の中にP+型ドーパントがイオン注入又は拡散され、この結果、図示のようにPドープ領域30を作り出す。ゲート電極構造32は、電圧Vgateによってバイアスされて、P+インプラント同士の間の領域における表面電位を制御して、蓄積又は空乏化するように表面をバイアスして、表面を効果的にピニングし、PiNダイオード12を通る逆バイアスのリーク電流(N+領域とP+_領域との間のリーク電流)を低減する。
[0020]構造10が、真性シリコン材料14の底部表面の中に配設、ここではイオン注入された、埋設されたp型チャネル36を含むことに留意されたい。ゲート電極構造32上のバイアスVgateは、チャネル36のその価電子帯中のバンドキャリアを、その伝導帯に空間的に結合するように選択される。
[0021]ゲート電極構造に適用されるべきバイアス電圧Vgateを決定するための方法は、以下の通りである。構造10の上側表面が入来するいかなる放射からもシールドされ、かつPiNダイオードが逆バイアスされた状態で、PiNダイオード12を通る逆バイアスのリーク電流を測定するためにP+領域に連結された電流測定デバイス、たとえば電荷転送インピーダンス増幅器又は電位計などを用いて、ゲート電極構造32に対して電圧Vgate calibrateが印加される。印加される電圧Vgate calibrateは、電圧のある範囲にわたって、たとえば+10ボルトから−10ボルトまでで段付けされ(step)、電圧の各段において、P+領域を通る電流が測定される。ゲート電圧Vgateは、段付けされた電圧Vgate calibrateのうちの、P+領域を通る電流が最小になるような1つとして選択される。この最小値は、ダイオードが蓄積又は反転するようにバイアスされる場合に発生し得る。蓄積は通常、ゲート上の負の電荷が基板から酸化物−半導体界面へと正孔を引き付ける、負の電圧に対して発生する。反転は、しきい電圧を超える電圧において発生する。反転においては、空乏層に加えて、酸化物−半導体界面において、負に荷電された反転層が存在する。この反転層は、正のゲート電圧によって界面に引き付けられる少数キャリアに起因する。この場合、ゲート電圧Vgateは、反転するように表面がバイアスされるときに選択される。バイアス電圧Vgateは、全てのゲート電極構造32に適用される一定の時不変の電圧であり、ダイオード12を通る逆バイアスのリーク電荷を低減するように選択される。
[0022]ここで、本開示による半導体構造が、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたダイオードと、を含み、シリコン構造の表面が、ダイオードを通るリーク電流を低減するように構成されることを理解されたい。半導体構造は、表面がその上にダイオードを通るリーク電流を低減するようにバイアスされたゲート電極構造を有する場合か又はダイオードが空乏状態で動作する場合を含めて、以下の特徴のうちの1つ又は複数を、独立的に又は別の特徴と組み合わせて備え得る。
[0023]ここで、本開示による半導体構造が、シリコン構造と、このシリコン構造内に形成された複数の側方に離間された複数のダイオードであって、これらのダイオードの各々1つが光子検出素子のピクセルのアレイのうちの1つに対応するダイオードと、ダイオードの隣接する対同士の間に配設された部分を有し、ダイオードを通るリーク電流を防止するようにバイアスされる、シリコン構造の表面上に配設されたゲート電極構造と、を含むことをも理解されたい。またさらに、焦点面アレイが、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたPiNダイオードであって、これらのダイオードの各々1つが光子検出素子のピクセルのアレイのうちの1つに対応し、これらのダイオードの各々1つがシリコン構造の表面で終端するP+ドープ領域を有する、PiNダイオードと、複数の開口部を有し、これらの開口部の各々1つがP+領域のうちの対応する1つの上に配設されるゲート電極構造と、を含む。さらに、焦点面アレイは、ゲート電極構造に連結されたバイアス電圧源を含み得、この電圧は、ダイオードを通るリーク電流を防止するように選択される。これらの特徴の1つ又は複数は、ダイオードがP+領域及びN+領域を有する場合、及び開口部の各々1つがP+領域又はN+領域のうちの対応する1つの上に配設される場合を含めて、独立的に又は別の特徴と組み合わせて備え得る。
[0024]本開示による複数の光子検出素子のピクセルを有する半導体構造が、真性シリコン層と、光子を途中で捕捉するように適合されるこの真性シリコン層の1つの表面内に配設された、N+型ドープシリコン層と、真性シリコン層の対向する表面において側方に離間された領域内に配設された複数のP+型ドープシリコン領域と、を含み、N+型ドープシリコン領域及び複数のP+型ドープシリコン領域が複数の逆バイアスされたPiNダイオードを形成しかつそれらを形成するようにバイアスされ、これらのPiNダイオードの各々1つが光子検出素子のピクセルのうちの1つに対応し、さらに、各々1つが複数のP+型ドープシリコン領域の対応する隣接する対の間に配設される複数のN型シリコンドープ領域と、複数のN型シリコンドープ領域の上に配設された部分を有し、N+ドープ層とP+型ドープシリコン領域との間のリーク電流を低減するようにバイアスされる、前記対向する表面上に配設されたゲート電極構造と、を含むことをも理解されたい。以下の特徴のうちの1つ又は複数は、ゲート電極構造の下方に配設されたp型チャネルであって、ゲート電極構造のバイアスがチャネルのその価電子帯中のバンドキャリアをその伝導帯に空間的に結合するように選択されるp型チャネルを含めて、独立的に又は別の特徴と組み合わせて備え得る。
[0025]本開示のいくつかの実施形態が開示された。それでもなお、本開示の精神及び範囲から逸脱することなく様々な修正が行われ得ることが、理解されるであろう。たとえば、P領域及びN領域は、これらに印加される電圧極性の対応する反転によって、反転され得る。さらに、P+領域とN+領域との間の真性材料は、除去され得る。またさらに、ゲート構造は、各々1つがピクセルのうちの対応する1つの上に配設された複数の個々のゲート構造から、製作され得る。したがって、他の実施形態は、以下の特許請求の範囲の範囲内にある。



  1. シリコン構造と、
    前記シリコン構造内に形成された複数の側方に離間されたダイオードと
    を備え、
    前記シリコン構造の表面が、前記ダイオードを通るリーク電流を低減するように構成される、半導体構造。

  2. 前記表面がその上に、前記ダイオードを通るリーク電流を低減するようにバイアスされたゲート電極構造を有する、請求項1に記載の半導体構造。

  3. 前記ダイオードが空乏状態で動作する、請求項1に記載の半導体構造。

  4. シリコン構造と、
    前記シリコン構造内に形成され、各々1つが光子検出素子のピクセルのアレイのうちの1つに対応する、複数の側方に離間されたダイオードと、
    前記ダイオードの隣接する対同士の間に配設された部分を有し、前記ダイオードを通るリーク電流を防止するようにバイアスされる、前記シリコン構造の表面上に配設されたゲート電極構造と
    を備える半導体構造。

  5. シリコン構造と、
    前記シリコン構造内に形成され、各々1つが光子検出素子のピクセルのアレイのうちの1つに対応し、各々1つが前記シリコン構造の表面で終端するP+ドープ領域を有する、複数の側方に離間されたPiNダイオードと、
    複数の開口部を有し、前記開口部の各々1つが前記P+領域のうちの対応する1つの上に配設される、ゲート電極構造と
    を備える焦点面アレイ。

  6. 前記ゲート電極構造に連結されたバイアス電圧源を含み、前記電圧が前記ダイオードを通るリーク電流を防止するように選択される、請求項5に記載の焦点面アレイ。

  7. 真性シリコン層と、
    光子を途中で捕捉するように適合される前記真性シリコン層の1つの表面内に配設された、N+型ドープシリコン層と、
    前記真性シリコン層の対向する表面において側方に離間された領域内に配設された複数のP+型ドープシリコン領域と、を備え、前記N+型ドープシリコン領域及び前記複数のP+型ドープシリコン領域が複数の逆バイアスされたPiNダイオードを形成しかつそれらを形成するようにバイアスされ、前記PiNダイオードの各々1つが前記光子検出素子のピクセルのうちの1つに対応し、さらに、
    各々1つが複数のP+型ドープシリコン領域の対応する隣接する対の間に配設される複数のN型シリコンドープ領域と、
    前記複数のN型シリコンドープ領域の上に配設された部分を有し、前記N+ドープ層と前記P+型ドープシリコン領域との間のリーク電流を低減するようにバイアスされる、前記対向する表面上に配設されたゲート電極構造と
    を備える、複数の光子検出素子のピクセルを有する半導体構造。

  8. 前記ゲート電極構造の下方に配設されたp型チャネルを含み、前記ゲート電極構造のバイアスがチャネルのその価電子帯中のバンドキャリアをその伝導帯に空間的に結合するように選択される、請求項7に記載の半導体構造。

  9. 前記ダイオードがP+領域及びN+領域を有し、前記開口部の各々1つが前記P+領域又はN+領域のうちの対応する1つの上に配設される、請求項5に記載の半導体構造。

 

 

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−上記実量器は光学素子を有する2つ以上のトラックを有し、第1のトラックは増分信号の生成に役立つこと、及び
−上記光レシーバはセンサ領域として形成され、各場合において、複数の光レシーバ要素を有し、ここで、少なくとも1つの第1のセンサ領域及び少なくとも1つの第2のセンサ領域が設けられ、上記第1のセンサ領域は、上記増分信号の生成のための上記第1のトラックと相互作用するよう設計され、 上記第2のセンサ領域は、索引トラック又はコードされたトラックである第2のトラックと相互作用するよう設計されていること
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−上記実量器から離間して、及び上記光レシーバから離間して配設される光源、及び
−上記実量器と上記光レシーバの間に存在する、少なくとも1つの透明な基材
を有すると共に、複数の層を重ねて構成した薄膜構造の形状の上記基材の、上記実量器に対面していない側において、上記光レシーバは、上記透明な基材上に直接配置され、
−支持プレートに回路基板コンダクタが設けられ、その上に上記基材が配設され、ここで、上記透明な基材と、上記支持プレートとは、フリップチップ組立てによって堅固に連結されること、
−上記実量器は光学素子を有する2つ以上のトラックを有し、第1のトラックは増分信号の生成に役立つこと、及び
−上記光レシーバはセンサ領域として形成され、各場合において、複数の光レシーバ要素を有すると共に、少なくとも1つの第1のセンサ領域及び少なくとも1つの第2のセンサ領域が設けられ、上記第1のセンサ領域は、上記増分信号の生成のための上記第1のトラックと相互作用するよう設計され、上記第2のセンサ領域は、コードされたトラックである第2のトラックと相互作用するよう設計されていること
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