多相クロック生成方法

著者らは特許

G06F13/42 - バス転送プロトコル,例.ハンドシェイク;同期化
H04B3/50 - 2本の伝送線を用いる固定局間の伝送方式(H04B3/54が優先)
H04L7/00 - 受信機を送信機と同期させるための配置
H04L7/033 - 受信信号の遷移を利用して同期信号発生手段の位相を制御するもの,例.位相ロックループを用いるもの

の所有者の特許 JP2016528813:

クゥアルコム・インコーポレイテッドQualcomm Incorporated

 

多相シグナリングのためのシステムおよび方法について本明細書で説明する。一実施形態では、データを受信するための方法が、複数の導体からシンボルのシーケンスを受信することと、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成することとを備える。本方法はまた、シンボルの受信されたシーケンスを遅延させることと、クロック信号を使用してシンボルの遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャすることとを備え、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボルが、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。

 

 

関連出願
[0001]本出願は、その明細書全体が参照により本明細書に組み込まれる、2014年7月21に出願された米国非仮出願第14/336,977号、および2013年7月22日に出願された米国仮出願第61/857,212号の優先権を主張する。
[0002]本開示は、一般にデータ通信に関し、より詳細には多相シグナリングに関する。
[0003]しばしば、クリティカル信号のためのコモンモード除去(common-mode rejection)を行うために差動インターフェースを使用して高周波信号が送信される。大量のデータを送信および受信するメモリデバイスなどのデバイスでは、インターフェースが高価になり得、かなりの電力を消費し得る。
[0004]以下で、1つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示するより詳細な説明の導入として、1つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
[0005]一態様による、データを受信するための方法について本明細書で説明する。本方法は、複数の導体からシンボルのシーケンスを受信することと、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成することとを備える。本方法はまた、シンボルの受信されたシーケンスを遅延させることと、クロック信号を使用してシンボルの遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャすることと、を備え、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボル(previous symbol)が、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。
[0006]第2の態様は、データを受信するための装置に関する。本装置は、複数の導体からシンボルのシーケンスを受信するための手段と、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成するための手段とを備える。本装置はまた、シンボルの受信されたシーケンスを遅延させるための手段と、クロック信号を使用してシンボルの遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャするための手段と、を備え、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボルが、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。
[0007]第3の態様は受信システムに関する。本受信システムは、複数の導体からシンボルのシーケンスを受信するように構成された受信機回路と、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成するように構成されたクロック復元回路とを備える。本受信システムはまた、シンボルの受信されたシーケンスを遅延させるように構成された遅延回路と、クロック信号を使用してシンボルの遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャするように構成されたフリップフロップと、を備え、ここにおいて、該フリップフロップは、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用して、シンボルの遅延させられたシーケンス中の前のシンボルをキャプチャする。
[0008]上記および関連する目的を達成するために、1つまたは複数の実施形態は、以下で詳細に説明し、特許請求の範囲で具体的に指摘する特徴を備える。以下の説明および添付の図面に、1つまたは複数の実施形態のいくつかの例示的な態様を詳細に示す。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明する実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
6つの異なる状態へと駆動される例示的な3相通信システムを示す図。 6つの異なる状態へと駆動される例示的な3相通信システムを示す図。 6つの異なる状態へと駆動される例示的な3相通信システムを示す図。 6つの異なる状態へと駆動される例示的な3相通信システムを示す図。 6つの異なる状態へと駆動される例示的な3相通信システムを示す図。 6つの異なる状態へと駆動される例示的な3相通信システムを示す図。 [0010]本開示の一実施形態による、受信機側システムを示す図。 [0011]本開示の一実施形態による、差動電圧遷移の一例を示す図。 [0012]本開示の一実施形態による、シンボルのための受信機出力ビットのキャプチャを示すタイミング図。 [0013]本開示の別の実施形態による、受信機側システムを示す図。 [0014]本開示の別の実施形態による、シンボルのための受信機出力ビットのキャプチャを示すタイミング図。 [0015]本開示の一実施形態による、クロック復元回路の例示的な実装形態を示す図。 [0016]本開示の一実施形態による、クロック復元回路中の遅延回路の例示的な実装形態を示す図。 [0017]本開示の一実施形態による、遅延回路の例示的な実装形態を示す図。 [0018]本開示の一実施形態による、データを受信するための方法を示すフローチャート。
[0019]添付の図面に関して以下に示す発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る唯一の構成を表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。
[0020]図1A〜図1Fは、6つの異なる状態へと駆動されるように構成された例示的な3相通信システム100を示す。3相通信システム100は、A、BおよびCと標示された3つのワイヤを備える。各ワイヤは、回路板上の導電トレース、集積回路(IC)上の導電トレース、伝送線路、または他のタイプの導体を備え得る。3相通信システム100は3つのドライバ110A〜110Cをも備える。各ワイヤA、BおよびCは、一端においてドライバ110A〜110Cの各々に結合され、他端において(Rtermと示された)それぞれの終端抵抗器に結合される。各終端抵抗器は、一端においてそれぞれのワイヤに結合され、他端において(commと示された)共通ノードに結合される。各終端抵抗器は等しい抵抗を有し得る。図1A〜図1Fに示された例では、各終端抵抗器は約50Ωの抵抗を有し、各ワイヤA、BおよびCは50Ωの特性インピーダンスを有する。
[0021]一実施形態では、各ドライバ110A〜110Cは、プルアップn形電界効果トランジスタ(NFET:n-type field effect transistor)115A〜115Cと、プルアップ抵抗器120A〜120Cと、プルダウン抵抗器125A〜125Cと、プルダウンNFET130A〜130Cとを備える。各ドライバ110A〜110Cについて、それぞれのワイヤA、BおよびCがプルアップ抵抗器120A〜120Cとプルダウン抵抗器125A〜125Cとの間に結合される。各プルアップ抵抗器120A〜120CとそれぞれのプルアップNFET115A〜115Cとの直列結合は、それぞれの終端抵抗器の抵抗にほぼ等しい抵抗を有し得る(図1A〜図1Fに示された例では50Ω)。同様に、各プルダウン抵抗器125A〜125CとそれぞれのプルダウンNFET130A〜130Cとの直列結合は、それぞれの終端抵抗器の抵抗にほぼ等しい抵抗を有し得る(図1A〜図1Fに示された例では50Ω)。
[0022]各ドライバ110A〜110Cは、それぞれのワイヤA、BおよびCを(Iと示された)正流電流または(−Iと示された)負流電流で駆動するか、またはそれぞれのワイヤA、BおよびCを非駆動のままにするように構成され得る。それぞれのワイヤA、BおよびCを正電流Iで駆動するために、プルアップNFET115A〜115Cがオンにされ、プルダウンNFET130A〜130Cがオフにされる。これは、電流が電源からプルアップNFET115A〜115Cおよびプルアップ抵抗器120A〜120Cを通ってそれぞれのワイヤA、BおよびCまで流れることを可能にする。それぞれのワイヤA、BおよびCを負電流−Iで駆動するために、プルアップNFET115A〜115Cがオフにされ、プルダウンNFET130A〜130Cがオンにされる。これは、電流がそれぞれのワイヤA、BおよびCからプルダウン抵抗器125A〜125CおよびプルダウンNFET130A〜130Cを通って接地(ground)まで流れることを可能にする。それぞれのワイヤA、BおよびCを非駆動のままにするために、プルアップNFET115A〜115CとプルダウンNFET130A〜130Cとの両方がオフにされる。その結果、それぞれのワイヤA、BおよびCには電流がほとんど流れない。プルアップNFET115A〜115Cは、それぞれのゲート117A〜117Cに論理1(たとえば、電源電圧)を入力することによってオンにされ、それぞれのゲート117A〜117Cに論理0(たとえば、接地(ground))を入力することによってオフにされ得、プルダウンNFET130A〜130Cは、それぞれのゲート132A〜132Cに論理1(たとえば、電源電圧)を入力することによってオンにされ、それぞれのゲート132A〜132Cに論理0(たとえば、接地)を入力することによってオフにされ得る。
[0023]一実施形態では、ドライバ110A〜110Cは、所与の時間において、ワイヤA、BおよびCのうちの2つのみが駆動され、他のワイヤA、BおよびCが非駆動であるように制御される。さらに、駆動される2つのワイヤは、反対の極性で駆動される。たとえば、ワイヤAおよびBが駆動される場合、ワイヤAは正電流Iで駆動され得、ワイヤBは負電流−Iで駆動され得、またはその逆も同様である。この例では、ワイヤCは非駆動である。
[0024]この実施形態では、ワイヤAおよびB、ワイヤBおよびC、ならびにワイヤAおよびCという、同時に駆動され得るワイヤの3つの異なる可能なペアがある。これらのペアの各々は位相状態(phase state)と呼ばれることがある。各位相状態について、2つの可能な極性がある。たとえば、ワイヤAおよびBが駆動される場合、ワイヤAが正に駆動され、ワイヤBが負に駆動され得るか、またはワイヤAが負に駆動され、ワイヤBが正に駆動され得る。したがって、3つのワイヤA、BおよびCは、各位相状態について2つの異なる極性をもつ3つの異なる位相状態を有し得、合計6つの可能な状態を生じる。以下でさらに説明するように、6つの可能な状態が図1A〜図1Fに示されている。
[0025]図1Aは、ワイヤAおよびBが駆動され、ワイヤCが非駆動であり、ワイヤAが正に駆動され、ワイヤBが負に駆動される第1の状態を示す。その結果、電流が送信機側からワイヤAを通って受信機側に流れ、ワイヤBを通って送信機側に戻る(図1A中の電流ループによって表されている)。ワイヤCには電流がほとんど流れない。
[0026]図1Bは、ワイヤAおよびBが駆動され、ワイヤCが非駆動であり、ワイヤBが正に駆動され、ワイヤAが負に駆動される第2の状態を示す。その結果、電流が送信機側からワイヤBを通って受信機側に流れ、ワイヤAを通って送信機側に戻る(図1B中の電流ループによって表されている)。ワイヤCには電流がほとんど流れない。
[0027]図1Cは、ワイヤBおよびCが駆動され、ワイヤAが非駆動であり、ワイヤBが正に駆動され、ワイヤCが負に駆動される第3の状態を示す。その結果、電流が送信機側からワイヤBを通って受信機側に流れ、ワイヤCを通って送信機側に戻る(図1C中の電流ループによって表されている)。ワイヤAには電流がほとんど流れない。
[0028]図1Dは、ワイヤBおよびCが駆動され、ワイヤAが非駆動であり、ワイヤCが正に駆動され、ワイヤBが負に駆動される第4の状態を示す。その結果、電流が送信機側からワイヤCを通って受信機側に流れ、ワイヤBを通って送信機側に戻る(図1D中の電流ループによって表されている)。ワイヤAには電流がほとんど流れない。
[0029]図1Eは、ワイヤAおよびCが駆動され、ワイヤBが非駆動であり、ワイヤAが正に駆動され、ワイヤCが負に駆動される第5の状態を示す。その結果、電流が送信機側からワイヤAを通って受信機側に流れ、ワイヤCを通って送信機側に戻る(図1E中の電流ループによって表されている)。ワイヤBには電流がほとんど流れない。
[0030]図1Fは、ワイヤAおよびCが駆動され、ワイヤBが非駆動であり、ワイヤCが正に駆動され、ワイヤAが負に駆動される第6の状態を示す。その結果、電流が送信機側からワイヤCを通って受信機側に流れ、ワイヤAを通って送信機側に戻る(図1F中の電流ループによって表されている)。ワイヤBには電流がほとんど流れない。
[0031]3つのワイヤA、BおよびCの6つの可能な状態は、送信機側におけるデータビットが複数のシンボルに符号化されることを可能にし、ここで各シンボルは6つの状態のうちの1つに対応する。6つの状態の場合、シンボル当たりlog(6)≒2.585ビットが符号化され得る。送信機側におけるエンコーダ(図示せず)がビットを複数のシンボルに符号化し得る。各シンボルについて、エンコーダは、シンボルを受信側に送信するために3つのワイヤA、BおよびCを対応する状態に駆動するようにドライバ110A〜110Cを制御し得る。
[0032]一実施形態では、受信機側は、隣接するシンボル間の状態遷移を検出することによって、受信されたシンボルからクロックを復元し、復元されたクロックを使用して、受信されたシンボルをキャプチャする。クロック復元のために2つの隣接するシンボル間の状態遷移を生成するために、隣接するシンボルは異なる状態を有する必要がある。したがって、現在シンボルから、次のシンボルは、現在シンボルの状態とは異なる5つの状態のうちのいずれか1つを有し得る。これは、各シンボルについての可能な状態の数を6つの状態から5つの状態に低減する。5つの状態の場合、シンボル当たりlog(5)≒2.32ビットが符号化され得る。3つのワイヤA、BおよびCの異なる利用可能な状態を使用してビットをシンボルに符号化するために使用され得る符号化方式の例が、その明細書が参照により本明細書に組み込まれる、2013年3月12日に出願された、「N-Phase Polarity Data Transfer」と題する米国出願第13/797,272号に記載されている。
[0033]一実施形態では、ワイヤA、BおよびCの異なるペア間の差動電圧を検出することによって受信機側において状態(したがってシンボル)が検出される。この実施形態では、受信機側は、ノードAに結合された正入力およびノードBに結合された負入力を有する第1の受信機150Aと、ノードBに結合された正入力およびノードCに結合された負入力を有する第2の受信機150Bと、ノードCに結合された正入力およびノードAに結合された負入力を有する第3の受信機150Cとを備える。ノードAはワイヤAとそれぞれの終端抵抗器との間にあり、ノードBはワイヤBとそれぞれの終端抵抗器との間にあり、ノードCはワイヤCとそれぞれの終端抵抗器との間にある。説明しやすいように、受信機150A〜150Cと、ノードA、BおよびCとの間の接続は、図1A〜図1Fには明示的には示されていない。
[0034]第1の受信機150Aは、ノードAとノードBとの間の差動電圧、ΔVABの符号(sign)をビットに変換する。ΔVABが正である場合、第1の受信機150Aは1ビットを出力し、ΔVABが負である場合、第1の受信機150Bは0ビットを出力する。第2の受信機150Bは、ノードBとノードCとの間の差動電圧、ΔVBCの符号をビットに変換する。ΔVBCが正である場合、第2の受信機150Bは1ビットを出力し、ΔVBCが負である場合、第2の受信機150Bは0ビットを出力する。第3の受信機150Cは、ノードCとノードAとの間の差動電圧、ΔVCAの符号をビットに変換する。ΔVCAが正である場合、第3の受信機150Cは1ビットを出力し、ΔVCAが負である場合、第3の受信機150Cは0ビットを出力する。図1A〜図1Fを参照しながら以下でさらに説明するように、受信機150A〜150Cの3つの出力ビットが、受信されたシンボルのデジタル表現を与える。
[0035]上記で説明したように、図1Aは、電流が送信機側からワイヤAを通って受信機側に流れ、ワイヤBを通って送信機側に戻り、ワイヤCには電流が流れない第1の状態を示す。図1Aに示された例では、電源は400mVの電圧を有し、各抵抗器は等しい抵抗(たとえば、50Ω)を有する。その結果、ノードAにおける電圧は、第1のドライバ110Aのプルアップ抵抗器120Aの両端間の100mVの電圧降下により約300mVとなる。ノードBにおける電圧は、ノードAとノードBとの間の2つの終端抵抗器の両端間の200mVの電圧降下により約100mVである。ワイヤCおよびそれぞれの終端抵抗器には電流が流れないので、ノードCにおける電圧は(commと示された)共通ノードにおける電圧にほぼ等しい。共通ノードにおける電圧は、約200mVである、ノードAにおける電圧とノードBにおける電圧の中間である。したがって、第1の状態では、ΔVABは200mVであり、ΔVBCは−100mVであり、ΔVCAは−100mVである。第1、第2および第3の受信機150A〜150Cの出力ビットは、それぞれ1、0および0である。
[0036]図1Bは、電流が送信機側からワイヤBを通って受信機側に流れ、ワイヤAを通って送信機側に戻り、ワイヤCには電流が流れない第2の状態を示す。その結果、ノードAにおける電圧は約100mVとなり、ノードBにおける電圧は約300mVとなり、ノードCにおける電圧は約200mVとなる。したがって、第2の状態では、ΔVABは−200mVであり、ΔVBCは100mVであり、ΔVCAは100mVである。第1、第2および第3の受信機150A〜150Cの出力ビットは、それぞれ0、1および1である。
[0037]図1Cは、電流が送信機側からワイヤBを通って受信機側に流れ、ワイヤCを通って送信機側に戻り、ワイヤAには電流が流れない第3の状態を示す。その結果、ノードAにおける電圧は約200mVとなり、ノードBにおける電圧は約300mVとなり、ノードCにおける電圧は約100mVとなる。したがって、第3の状態では、ΔVABは−100mVであり、ΔVBCは200mVであり、ΔVCAは−100mVである。第1、第2および第3の受信機150A〜150Cの出力ビットは、それぞれ0、1および0である。
[0038]図1Dは、電流が送信機側からワイヤCを通って受信機側に流れ、ワイヤBを通って送信機側に戻り、ワイヤAには電流が流れない第4の状態を示す。その結果、ノードAにおける電圧は約200mVとなり、ノードBにおける電圧は約100mVとなり、ノードCにおける電圧は約300mVとなる。したがって、第3の状態では、ΔVABは100mVであり、ΔVBCは−200mVであり、ΔVCAは100mVである。第1、第2および第3の受信機150A〜150Cの出力ビットは、それぞれ1、0および1である。
[0039]図1Eは、電流が送信機側からワイヤAを通って受信機側に流れ、ワイヤCを通って送信機側に戻り、ワイヤBには電流が流れない第5の状態を示す。その結果、ノードAにおける電圧は約300mVとなり、ノードBにおける電圧は約200mVとなり、ノードCにおける電圧は約100mVとなる。したがって、第3の状態では、ΔVABは100mVであり、ΔVBCは100mVであり、ΔVCAは−200mVである。第1、第2および第3の受信機150A〜150Cの出力ビットは、それぞれ1、1および0である。
[0040]図1Fは、電流が送信機側からワイヤCを通って受信機側に流れ、ワイヤAを通って送信機側に戻り、ワイヤBには電流が流れない第6の状態を示す。その結果、ノードAにおける電圧は約100mVとなり、ノードBにおける電圧は約200mVとなり、ノードCにおける電圧は約300mVとなる。したがって、第3の状態では、ΔVABは−100mVであり、ΔVBCは−100mVであり、ΔVCAは200mVである。第1、第2および第3の受信機150A〜150Cの出力ビットは、それぞれ0、0および1である。
[0041]したがって、この例では、正駆動ワイヤに対応するノードにおける電圧は約300mVであり、負駆動ワイヤに対応するノードにおける電圧は約100mVであり、非駆動ワイヤに対応するノードにおける電圧は約200mVである。本開示の実施形態が上記の例に限定されないこと、および電源電圧が他の電圧を有し得、抵抗器が他の抵抗を有し得ることを諒解されたい。概して、正駆動ワイヤに対応するノードにおける電圧はV1と示され得、負駆動ワイヤに対応するノードにおける電圧はV2と示され得、ここで、V1はV2よりも大きく、非駆動ワイヤに対応するノードにおける電圧は、他の2つのノード間の抵抗器が等しい抵抗を有すると仮定すると、約(V1+V2)/2であり得る。
[0042]したがって、図1A〜図1Fに示した状態の各々が、受信機150A〜150Cにおける出力ビットの一意の組合せを生成する。その結果、受信機150A〜150Cの出力ビットは、3つのワイヤA、BおよびCの異なる状態を区別するために使用され得、したがって、受信されたシンボルのデジタル表現を与えるために使用され得る。これは、デコーダ(図示せず)が、受信機150A〜150Cの出力ビットからシンボル中に符号化されたビットを復元することを可能にする。
[0043]通信システム100は、デバイス間の通信を行うための様々な適用例において使用され得る。たとえば、通信システム100は、チップ上の回路(たとえば、メモリコントローラ)とメモリデバイス(たとえば、DRAMデバイス)との間でデータ信号、制御信号および/またはアドレス信号を通信するために使用され得る。通信システム100は、有利には、1つの追加のワイヤおよび1つの追加のドライバのコストで、シンボル当たり、差動ワイヤの単一のペアを使用する従来の通信システムの2倍を超えるビットを送信することが可能である。通信システム100は、3つのワイヤに限定されず、可能な状態の数を増加させ、したがってスループットを増加させるためにより多くのワイヤを備え得ることを諒解されたい。たとえば、通信システムは、各状態についてワイヤの2つのペアが駆動され、2つのワイヤが非駆動である、6つのワイヤを備え得る。
[0044]図2に、一実施形態による、受信機150A〜150Cの出力ビットをキャプチャするための受信機側システム200を示す。システム200は、フリップフロップ230と、クロック復元回路220と、遅延回路225とを備える。クロック復元回路220は、受信機出力中の遷移を検出することによってクロックを生成するように構成される。たとえば、各シンボルについて、クロック復元回路220は、シンボルのための受信機出力中の最も早い遷移(1から0または0から1)を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルスを生成するように構成され得る。遅延回路225は、クロック復元回路220からのクロックを遅延させ、遅延させられたクロックをフリップフロップ230のクロック入力に出力するように構成される。フリップフロップ230は、遅延させられたクロックの各立上りエッジ上で受信機出力ビットをキャプチャし、キャプチャされたビットをデコーダ(図示せず)に出力するように構成される。説明しやすいように、図2にはフリップフロップ230が1つのフリップフロップとして示されているが、フリップフロップ230は、受信機出力ごとに1つ、3つのフリップフロップを備え得ることを諒解されたい。図3および図4を参照しながら以下でさらに説明するように、フリップフロップ230が受信機出力ビットを確実にキャプチャするために、遅延させられたクロックはいくつかのタイミング要件を満たす必要がある。
[0045]図3は、差動電圧ΔVAB、ΔVBCおよびΔVCBの各々について可能な異なる遷移を示すタイミング図である。各差動電圧は、−200mV、−100mV、100mVおよび200mVという4つの可能な電圧レベルを有する。3つのワイヤA、BおよびCが状態(シンボル)間を遷移するたびに、差動電圧の各々は、図3に示されているように、4つ電圧レベルのうちのいずれか1つから他の電圧レベルのうちのいずれか1つに遷移し得る。
[0046]各受信機150A〜150Cの出力は、それぞれの差動電圧が(図3に点線として示された)0電圧点を横断するときに遷移(1から0または0から1)する。図3に示されているように、あらゆる可能な差動電圧遷移が0電圧点を横断するわけではなく、したがって、あらゆる差動電圧遷移がそれぞれの受信機出力の遷移を生じるわけではない。しかしながら、3つのワイヤA、BおよびCの状態における各遷移(各シンボル遷移)は受信機150A〜150Cの3つの出力のうちの少なくとも1つの遷移を生じる。
[0047]0電圧点を横断する差動電圧遷移の場合、0電圧交差のタイミングが変動する。たとえば、−100mVから200mVへの差動電圧遷移は、−100mVから100mVへの差動電圧遷移よりも早く0電圧ポイントを横断し、したがって、それぞれの受信機出力を0から1により早く遷移させる。0電圧交差のタイミング変動は受信機出力の遷移のタイミングにおける不確実性を生じる。図3では、受信機出力の遷移のタイミングにおける不確実性の量が、Tskewと呼ばれる時間間隔によって表される。Tskewは、図3の例に示されているように、所与のシンボルについて、受信機出力の最も早い可能な遷移と、受信機出力の最も遅い可能な遷移とによって画定され得る。
[0048]図4は、一実施形態による、シンボルのための受信機出力ビットのキャプチャを示すタイミング図である。この例では、クロック復元回路220は、シンボルのための受信機出力の最も早い遷移を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルス405を生成するように構成される。タイミング分析目的のために、最も早い遷移はTskewの最左境界とアラインされたものとみなされ得る。クロックパルス405は、次いで、図4に示されているように、クロックパルス410になるように遅延回路225によって時間遅延Tdelayだけ遅延させられる。フリップフロップ230は、遅延させられたクロックパルス410のほぼ立上りエッジにおいてシンボルのための受信機出力ビットをキャプチャする。
[0049]この例では、Tdelayは、フリップフロップ230のTskew_totalと(Tsetupと示された)セットアップ時間との和に等しいかまたはそれよりも大きい。Tskew_totalは、図3中のTskewと、ワイヤのチャネル状態によるスキューとの和である。クロックパルス410は、上記で説明した受信機出力の遷移における不確実性を考慮するタイミングマージンを与えるためにTskew_totalだけ遅延させられる。たとえば、受信機出力のうちの1つは、Tskew_total内で受信機出力のうちの別の1つよりも早く遷移し得る。クロックパルス410はさらに、フリップフロップ230のセットアップ時間要件を満たすためにTsetupだけ遅延させられる。
[0050](Tpulseと示された)クロックパルス410の幅は、フリップフロップ230の(Tmin_pulseと示された)最小パルス幅要件に等しいかまたはそれよりも大きい。クロックパルス410の立上りエッジの後にTsym_rx内に残っている時間は、フリップフロップ230のホールド時間要件を満たすためにフリップフロップ230の(Tholdと示された)ホールド時間よりも大きい必要がある。Tsym_rxは、Tsym−Tskew_totalに等しく、ここで、Tsymは、スキューを含むシンボル期間である。したがって、Tsym_rxは、少なくとも、Tsetupと、TholdまたはTpulseの最大値との和に等しい必要がある。
[0051]遅延回路225中のプロセス電圧温度(PVT:Process-voltage-temperature)変動はTdelayの大きい変動を生じることがある。たとえば、プロセス変動がTdelayに大きい影響を及ぼすことがある。遅延回路225が高速トランジスタを用いて作製された場合(たとえば、高速プロセスコーナー(fast process corner))、Tdelayはより短くなり得、遅延回路225が低速トランジスタを用いて作製された場合(たとえば、低速プロセスコーナー(slow process corner))、Tdelayはより長くなり得る。また、フリップフロップ230のPVT変動がTsetupの変動を生じることがある。その結果、TdelayおよびTsetupの変動を考慮するために、追加のタイミングマージンがシンボル時間期間Tsym_rxにバジェットされる必要がある。これはシンボル時間期間Tsym_rxを増加させ、それによりデータレートが低減する。
[0052]図5に、本開示の別の実施形態による、受信機150A〜150Cの出力ビットをキャプチャするための受信機側システム500を示す。システム500は、前述と同じように、受信機出力中の遷移を検出し、クロックを生成する。しかしながら、以下でさらに説明するように、システム500は、前のシンボル(シンボルN−1)のための受信機出力ビットをキャプチャする(サンプリングする)ために、現在シンボル(シンボルN)への受信機出力の遷移から生成されたクロックエッジが使用されるように、受信機出力を遅延させる。
[0053]受信機側システム500は、上記で説明したように、ワイヤA〜Cに結合された受信機150A〜150Cを備える。受信機150A〜150Cは、図5に示されているように、まとめて受信機回路510と見なされ得る。受信機側システム500はまた、フリップフロップ530と、クロック復元回路520と、遅延回路522とを備える。遅延回路522は、図5に示されているように、3つの遅延回路525A〜525Cをさらに備え得、そこで各遅延回路525A〜525Cは受信機150A〜150Cの各々の出力に結合される。クロック復元回路520は、受信機150A〜150Cの出力中の遷移を検出することによってクロックを生成するように構成される。たとえば、各シンボルについて、クロック復元回路520は、シンボルのための受信機出力中の最も早い遷移を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルスを生成するように構成され得る。
[0054]遅延回路525A〜525Cの各々は、受信機出力の各々を遅延させるように構成され、遅延された受信機出力をフリップフロップ530の対応するデータ入力に出力する。フリップフロップ530は、クロックの各立上りエッジ上で遅延させられた受信機出力ビットをキャプチャし、キャプチャされたビットをデコーダ(図示せず)に出力するように構成される。
[0055]一実施形態では、遅延回路525A〜525Cは、受信機出力をフリップフロップ530のホールド時間とt1との和にほぼ等しい時間遅延だけ遅延させるように構成され、ここで、t1は、クロック復元回路520が、受信機出力中の遷移を検出した後にクロックエッジを出力するのに要する時間にほぼ等しい。遅延回路525A〜525Cは、以下でさらに説明するように、前のシンボル(シンボルN−1)のための受信機出力ビットをキャプチャする(サンプリングする)ために、現在シンボル(シンボルN)への受信機出力の遷移から生成されたクロックエッジがフリップフロップ530によって使用されるように、受信機出力を遅延させる。
[0056]図6は、一実施形態による、受信機側システム500における(Rac/Rab/Racと示された)受信機出力ビットのキャプチャを示すタイミング図である。この例では、クロック復元回路520は、現在シンボル(シンボルN)への受信機出力の最も早い遷移を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルス610を生成するように構成される。タイミング分析目的のために、最も早い遷移はtskewの最左境界とアラインされたものとみなされる。図6に示されているように、クロック復元回路520中の伝搬遅延により、最も早い遷移が検出される時間とクロックパルス610の立上りエッジとの間に短い遅延t1がある。
[0057]遅延回路525A〜525Cは、フリップフロップ530のホールド時間とt1との和にほぼ等しい時間遅延だけ受信機出力を遅延させる。受信機出力の遅延のために、フリップフロップ530が、現在シンボル(シンボルN)のための受信機出力の検出された遷移から生成されたクロックパルス610の立上りエッジを受信するときに、フリップフロップ530は依然として前のシンボル(シンボルN−1)のための受信機出力ビットを受信する。その結果、フリップフロップ530は、現在シンボル(シンボルN)への受信機出力の遷移から生成されたクロックエッジを使用して、前のシンボル(シンボルN−1)のための受信機出力ビットをキャプチャする。前のシンボル(N−1)のための受信機出力ビットがサンプリングされる点は図6中の白丸によって表されている。
[0058]受信機出力をフリップフロップ530のホールド時間だけ遅延させることは、前のシンボル(シンボルN−1)のための受信機出力ビットが、フリップフロップ530のホールド時間要件を満たし、したがってフリップフロップ530によって確実にキャプチャされることを保証するのに役立つ。受信機出力をt1だけ遅延させることが、クロック復元520においてクロックパルス610を生成する際の短い遅延を考慮する。
[0059]フリップフロップ530のホールド時間は、一般に、セットアップ時間およびtskewよりもはるかに小さい。その結果、受信機出力の遅延は、前の実施形態におけるクロック遅延よりも実質的に小さくなり得る。これは、PVTによる遅延変動を実質的に低減し、したがって、シンボル時間期間Tsym_rxにバジェットされる必要があるタイミングマージンを低減する。低減されたタイミングマージンは、より高いデータレートを達成するために、シンボル時間期間Tsym_rxがより短くなることを可能にする。
[0060]図7に、本開示の一実施形態によるクロック復元回路520を示す。クロック復元回路520は、第1の受信機150Aの出力に結合された第1のエッジ検出回路710Aと、第2の受信機150Bの出力に結合された第2のエッジ検出回路710Bと、第3の受信機150Cの出力に結合された第3のエッジ検出回路710Cとを備える。クロック復元回路520はまた、ORゲート720と、遅延回路730とを備える。図7に示された例では、ORゲート720は、インバータ727と直列に結合されたNORゲート722で実装される。
[0061]各エッジ検出回路710A〜710Cは、第1のフリップフロップ750A〜750Cと、第2のフリップフロップ745A〜745Cと、インバータ740A〜740Cと、ORゲート760A〜760Cとを備える。第1のフリップフロップ750A〜750Cは、それぞれの受信機150A〜150Cの出力に結合されたクロック入力と、電源電圧vddaに結合されたデータ入力とを有する。第1のフリップフロップ750A〜750Cは、クロック入力において立上り信号エッジが検出されたとき、ORゲート760A〜760Cの入力のうちの1つに1を出力するように構成される。その結果、第1のフロップ750A〜750Cは、それぞれの受信機出力中の立上り遷移(0から1)を検出し、立上り遷移が検出されたときに1を出力する。第2のフリップフロップ745A〜745Cは、インバータ740A〜740Cを通ってそれぞれの受信機150A〜150Cの出力に結合されたクロック入力と、電源電圧vddaに結合されたデータ入力とを有する。第2のフリップフロップ745A〜745Cは、クロック入力において立上り信号エッジが検出されたとき、ORゲート760A〜760Cの他の入力に1を出力するように構成される。インバータ740A〜740Cは受信機出力を反転させるので、第2のフリップフロップ745A〜745Cは、受信機出力中の立下り遷移(1から0)を検出し、立下り遷移が検出されたとき、ORゲート760A〜760Cの他の入力に1を出力する。ORゲート760A〜760Cは、第1のフリップフロップ750A〜750Cまたは第2のフリップフロップ745A〜745Cのいずれかが1を出力したときに1を出力し、したがって、それぞれの受信機出力中の立上り遷移または立下り遷移のいずれかが検出されたときに1を出力する。したがって、各エッジ検出回路710A〜710Cは、遷移(立上り遷移または立下り遷移)がそれぞれの受信機出力中で検出されたときに1を出力する。
[0062]ORゲート720は、第1のエッジ検出回路710Aの出力に結合された第1の入力と、第2のエッジ検出回路710Bの出力に結合された第2の入力と、第3のエッジ検出回路710Cの出力に結合された第3の入力とを有する。その結果、ORゲート720は、エッジ検出回路710A〜710Cのうちのいずれか1つが1を出力したときに1を出力し、したがって、エッジ検出回路710A〜710Cのうちのいずれか1つがそれぞれの受信機出力中の遷移を検出したときに1を出力する。
[0063]エッジ検出回路710A〜710C中のフリップフロップが各シンボルの前にリセットされると仮定すると、ORゲート720は、各シンボルの開始時に最初に0を出力する。エッジ検出回路710A〜710Cのうちの第1の1つがそれぞれの受信機出力中の遷移を検出し、ORゲート720に1を出力したとき、ORゲート720は1を出力し、クロック復元回路520の(rckと示された)出力におけるクロックパルス610を生成する。0から1へのORゲート720の出力の遷移はクロックパルス610の立上りエッジに対応する。フリップフロップおよびORゲートにおける伝搬遅延により、受信機出力中の第1の(最も早い)遷移の検出と、クロックパルス610の立上りエッジとの間に短い時間遅延t1がある。この時間遅延は、図6にt1と標示された矢印によって示されている。
[0064]クロック復元回路520の出力は、遅延回路730を通ってフリップフロップ745A〜745Cおよび750A〜750Cのリセット入力にフィードバックされる。ORゲート720の出力が0から1に遷移するとき(立上りクロックエッジ)、遅延回路730は、tdelayの時間遅延の後に、フリップフロップのリセット入力にリセット信号620を出力する。この遅延は、図6にクロックパルス610の立上りエッジからリセット信号620の開始までのtdelayと標示された矢印によって示されている。リセット信号620はフリップフロップのすべてに0を出力させる。その結果、短い遅延t2の後に、ORゲート720の出力は1から0に遷移する。1から0への遷移はクロックパルス610の立下りエッジに対応する。したがって、図6に示されているように、クロックパルスの幅はtdelayとt2との和にほぼ等しい。
[0065]ORゲートの出力が1から0に遷移するとき、遅延回路730は、遅延回路730の時間遅延tdelayの後に、フリップフロップのリセット入力へのリセット信号620を終了する。この時間遅延は、図6にクロックパルス610の立下りエッジからリセット信号620の終わりまでのtdelayと標示された矢印によって示されている。リセット信号620が終了した後、フリップフロップは、次のシンボルのための受信機出力中の遷移を検出する準備ができている。
[0066]一態様では、クロック復元回路520は以下のタイミング制約を満たす。
tskew ≶ t1 + tdelay + t2 + tdelay
この制約は、リセット信号620が現在シンボルのためのtskewの後に終了することを保証するのを助ける。リセット信号620が現在シンボルのためのtskewの前に終了した場合、リセット信号620の終了とtskewの終了との間で発生する受信機出力中の遷移が、復元クロック回路520に現在シンボルのための第2のクロックパルスを生成させ、フリップフロップ530が1つのシンボル期間中に2回トリガされるようにし得る。t1およびt2がtskewに対して小さいと仮定すると、このタイミング制約は、遅延回路730の時間遅延tdelayを1/2tskewにほぼ等しいかまたはそれよりも大きくなるように設定することによって満たされ得る。この態様では、tskewはチャネル状態によるスキューを含み得る。遅延回路730は、直列に結合された複数のインバータまたは他のタイプの遅延要素で実装され得る。
[0067]一実施形態では、クロック復元回路は、開始信号に結合された1つの入力と、遅延回路730に結合された別の入力と、フリップフロップのリセット入力に結合された出力とを有するANDゲート770をも備える。ANDゲート770は、開始信号が1であるときはフリップフロップのリセット入力に対して遅延回路730の出力をパスし、開始信号が0であるときはフリップフロップのリセット入力に対して遅延回路730の出力を阻止する。開始信号は、クロック復元回路520が電力を温存するために使用されていないとき、クロック復元回路520を無効にするために0に設定され得る。
[0068]図8に、本開示の一実施形態による、遅延回路730の例示的な実装形態を示す。この実施形態では、遅延回路730は、遅延チェーンに直列に結合された複数のインバータ810−1〜810−8と、マルチプレクサ820とを備える。マルチプレクサ820は、遅延チェーン中の第4のインバータ810−4の出力に結合された第1の入力と、遅延チェーン中の最後のインバータ810−8の出力に結合された第2の入力とを有する。マルチプレクサ820は、(sと示された)選択信号の制御下で、第4のインバータ810−4の出力または最後のインバータ810−8の出力のいずれかを遅延回路730の出力に選択的に結合する。これは、遅延回路730の時間遅延(tdelay)が調整されることを可能にする。たとえば、tdelayをより短くするために第4のインバータ810−4の出力が選択され得、tdelayをより長くするために最後のインバータ810−8の出力が選択され得る。上記で説明したように、tdelayは1/2tskewにほぼ等しいかまたはそれよりも大きい。したがって、tdelayは、tskewの変化に従って調整され得る。tdelayの調整においてより大きいグラニュラリティを与えるために、マルチプレクサ820は、他のインバータの出力が選択されることを可能にするために、遅延チェーン中の他のインバータの出力に結合された追加の入力を有し得る。
[0069]一実施形態では、マルチプレクサ820は反転マルチプレクサ820であり得る。その結果、遅延回路730の出力(dout)は入力(din)に対して反転させられ得る。この実施形態では、遅延回路730から出力されたリセット信号は図6に示されたリセット信号の反対の極性を有し得、フリップフロップ745A〜745Aおよび750A〜750Cの各々は反転リセット入力(rn)を有し得る。
[0070]図9に、本開示の一実施形態による、遅延回路525A〜525Cのうちの1つの例示的な実装形態を示す。遅延回路5125A〜525Cの各々は、図9に示された遅延回路525を使用して実装され得る。この例では、遅延回路525は、上記で説明したt1の遅延を与えるための第1の部分910と、上記で説明したホールド時間の遅延を与えるための第2の部分920とを備える。したがって、総遅延はt1とホールド時間との和にほぼ等しい。第1の部分910は、クロック復元回路520中の構成要素と同じまたは同様である構成要素で実装される。これは、遅延回路525の第1の部分910における遅延がt1にぴったり一致するように行われ、t1は、クロック復元回路520が受信機出力中の遷移を検出する時間と、クロック復元回路520が対応するクロックエッジを出力する時間とからの遅延である。
[0071]遅延回路525の第1の部分910は、遅延回路930と、第1のORゲート940と、第2のORゲート950とを備える。遅延回路930は、クロック復元回路520中のフリップフロップ745A〜745Cおよび750A〜750Cのうちの1つにおけるクロック対Q遅延を模倣する。たとえば、遅延回路930は、フリップフロップのラッチ(たとえば、マスタラッチおよびスレーブラッチ)中のインバータを模倣するインバータを含み得る。遅延回路930は、遅延回路930がクロック復元回路中のフロップ遅延を模倣することを伝えるために図9にフリップフロップとして図示されているが、遅延回路930は厳密にはフリップフロップでないことを諒解されたい。
[0072]第1のORゲート940は、クロック復元回路520中のORゲート760A〜760Cのうちの1つにおける遅延を模倣する。第1のORゲート940は2つの入力を有し、入力のうちの1つは遅延回路525の信号経路に結合され、他方の入力は電圧vssa(論理0)に結合される。第2のORゲート950は、クロック復元回路520のORゲート720における遅延を模倣する。この点について、第2のORゲート950は、直列に結合されたNORゲート952とインバータ957とで実装され得、そこにおいて、NORゲート952とインバータ957は、それぞれ、ORゲート720を実装するために使用されるNORゲート722とインバータ727とに対応する。NORゲート952は3つの入力を有し、入力のうちの1つは遅延回路525の信号経路に結合され、他の2つの入力は電圧vssa(論理0)に結合される。
[0073]遅延回路525の第1の部分910中の構成要素は、両方中の構成要素がほぼ同じPVT変動を受けるように、クロック復元回路520中の対応する構成要素に近接して作製され得る。これは、遅延回路525の910の第1の部分がt1にぴったり一致することを可能にする。図9の例に示されているように、遅延回路525の第2の部分920は、直列に結合された複数のインバータ922−1〜922−4で実装され得る。
[0074]図10は、本開示の一実施形態による、データを受信するための方法1000を示すフローチャートである。方法1000は、たとえば、図5に示された受信機側システム500によって実行され得る。
[0075]ステップ1010において、一連のシンボルを複数の導体から受信する。たとえば、シンボルのシーケンスは、複数の導体(たとえば、ワイヤA〜C)に結合された受信機(たとえば、受信機150A〜150C)によって受信され得る。
[0076]ステップ1020において、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成する。たとえば、クロック信号は、検出された遷移をクロック信号の立上りエッジに変換するクロック復元回路(たとえば、クロック復元回路520)によって生成され得る。
[0077]ステップ1030において、シンボルの受信されたシーケンスを遅延させる。たとえば、シンボルの受信されたシーケンスは、受信機(たとえば、150A〜150C)の出力に結合された遅延回路(たとえば、遅延回路525A〜525C)によって遅延させられ得る。
[0078]ステップ1040において、シンボルの遅延させられたシーケンス中の1つまたは複数のシンボルを、クロック信号を使用してキャプチャし、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボルが、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。たとえば、1つまたは複数のシンボルは、フリップフロップ(たとえば、フリップフロップ530)を用いてキャプチャされ得る。シンボルの遅延されたシーケンスの遅延は、フリップフロップ(たとえば、フリップフロップ530)のホールド時間と、検出された遷移とクロック信号の対応するエッジとの間の時間遅延(たとえば、遅延t1)との和にほぼ等しいかまたはそれよりも大きい。
[0079]本開示についての以上の説明は、当業者が本開示を作成または使用することができるように与えたものである。本開示に対する様々な修正が当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
[0079]本開示についての以上の説明は、当業者が本開示を作成または使用することができるように与えたものである。本開示に対する様々な修正が当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
データを受信するための方法であって、
複数の導体からシンボルのシーケンスを受信することと、
シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成することと、
シンボルの前記受信されたシーケンスを遅延させることと、
前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャすることと、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
を備える、方法。
[C2]
シンボルの前記遅延させられたシーケンスをキャプチャすることが、フリップフロップを用いてシンボルの前記遅延させられたシーケンスをキャプチャすることを備える、上記C1に記載の方法。
[C3]
シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記C2に記載の方法。
[C4]
前記時間遅延が前記フリップフロップのセットアップ時間よりも小さい、上記C3に記載の方法。
[C5]
シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間と、検出された遷移と前記クロック信号の対応するエッジとの間の時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記C2に記載の方法。
[C6]
前記導体の少なくとも1つのペアを駆動し、前記導体のうちの少なくとも1つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、上記C1に記載の方法。
[C7]
導体の前記少なくとも1つのペアが、反対の極性で駆動される、上記C6に記載の方法。
[C8]
シンボルの前記シーケンスを受信することが、各シンボルを複数のビットに変換することを備え、シンボルの前記遅延させられたシーケンスをキャプチャすることが、シンボルの前記受信されたシーケンス中の前記前のシンボル前記現在シンボルからの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャすることを備える、上記C6に記載の方法。
[C9]
各シンボルを複数のビットに変換することが、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとを備える、上記C8に記載の方法。
[C10]
データを受信するための装置であって、
複数の導体からシンボルのシーケンスを受信するための手段と、
シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するための手段と、
シンボルの前記受信されたシーケンスを遅延させるための手段と、
前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャするための手段と、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
を備える、装置。
[C11]
シンボルの前記受信されたシーケンスが、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記C10に記載の装置。
[C12]
前記時間遅延が、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のセットアップ時間よりも小さい、上記C11に記載の装置。
[C13]
シンボルの前記受信されたシーケンスが、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間と、前記クロック信号を生成するための前記手段の時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記C10に記載の装置。
[C14]
前記導体の少なくとも1つのペアを駆動し、前記導体のうちの少なくとも1つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、上記C10に記載の装置。
[C15]
導体の前記少なくとも1つのペアが、反対の極性で駆動される、上記C14に記載の装置。
[C16]
シンボルの前記シーケンスを受信するための前記手段が、各シンボルを複数のビットに変換するための手段を備え、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段が、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするための手段を備える、上記C14に記載の装置。
[C17]
各シンボルを複数のビットに変換するための前記手段が、前記導体の異なるペアにわたって複数の差動電圧を検出するための手段と、前記検出された差動電圧に基づいて前記ビットを生成するための手段とを備える、上記C16に記載の装置。
[C18]
受信装置であって、
複数の導体からシンボルのシーケンスを受信するように構成された受信機回路と、
シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するように構成されたクロック復元回路と、
シンボルの前記受信されたシーケンスを遅延させるように構成された遅延回路と、
前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャするように構成されたフリップフロップと、ここにおいて、前記フリップフロップが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前のシンボルをキャプチャする、
を備える、受信装置。
[C19]
前記遅延回路が、シンボルの前記受信されたシーケンスを前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させるように構成された、上記C18に記載の装置。
[C20]
前記時間遅延が前記フリップフロップのセットアップ時間よりも小さい、上記C19に記載の装置。
[C21]
シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間と、検出された遷移を前記クロック信号の対応するエッジに変換するために前記クロック復元回路によって必要とされる時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記C19に記載の装置。
[C22]
前記導体の少なくとも1つのペアを駆動し、前記導体のうちの少なくとも1つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、上記C18に記載の装置。
[C23]
導体の前記少なくとも1つのペアが、反対の極性で駆動される、上記C22に記載の装置。
[C24]
前記受信機回路が、各シンボルを複数のビットに変換するように構成され、前記フリップフロップが、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするように構成された、上記C22に記載の装置。
[C25]
前記受信機回路が、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとによって各シンボルを複数のビットに変換するように構成された、上記C24に記載の装置。




  1. データを受信するための方法であって、
    複数の導体からシンボルのシーケンスを受信することと、
    シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成することと、
    シンボルの前記受信されたシーケンスを遅延させることと、
    前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャすることと、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
    を備える、方法。

  2. シンボルの前記遅延させられたシーケンスをキャプチャすることが、フリップフロップを用いてシンボルの前記遅延させられたシーケンスをキャプチャすることを備える、請求項1に記載の方法。

  3. シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、請求項2に記載の方法。

  4. 前記時間遅延が前記フリップフロップのセットアップ時間よりも小さい、請求項3に記載の方法。

  5. シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間と、検出された遷移と前記クロック信号の対応するエッジとの間の時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、請求項2に記載の方法。

  6. 前記導体の少なくとも1つのペアを駆動し、前記導体のうちの少なくとも1つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、請求項1に記載の方法。

  7. 導体の前記少なくとも1つのペアが、反対の極性で駆動される、請求項6に記載の方法。

  8. シンボルの前記シーケンスを受信することが、各シンボルを複数のビットに変換することを備え、シンボルの前記遅延させられたシーケンスをキャプチャすることが、シンボルの前記受信されたシーケンス中の前記前のシンボル前記現在シンボルからの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャすることを備える、請求項6に記載の方法。

  9. 各シンボルを複数のビットに変換することが、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとを備える、請求項8に記載の方法。

  10. データを受信するための装置であって、
    複数の導体からシンボルのシーケンスを受信するための手段と、
    シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するための手段と、
    シンボルの前記受信されたシーケンスを遅延させるための手段と、
    前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャするための手段と、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
    を備える、装置。

  11. シンボルの前記受信されたシーケンスが、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、請求項10に記載の装置。

  12. 前記時間遅延が、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のセットアップ時間よりも小さい、請求項11に記載の装置。

  13. シンボルの前記受信されたシーケンスが、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間と、前記クロック信号を生成するための前記手段の時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、請求項10に記載の装置。

  14. 前記導体の少なくとも1つのペアを駆動し、前記導体のうちの少なくとも1つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、請求項10に記載の装置。

  15. 導体の前記少なくとも1つのペアが、反対の極性で駆動される、請求項14に記載の装置。

  16. シンボルの前記シーケンスを受信するための前記手段が、各シンボルを複数のビットに変換するための手段を備え、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段が、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするための手段を備える、請求項14に記載の装置。

  17. 各シンボルを複数のビットに変換するための前記手段が、前記導体の異なるペアにわたって複数の差動電圧を検出するための手段と、前記検出された差動電圧に基づいて前記ビットを生成するための手段とを備える、請求項16に記載の装置。

  18. 受信装置であって、
    複数の導体からシンボルのシーケンスを受信するように構成された受信機回路と、
    シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するように構成されたクロック復元回路と、
    シンボルの前記受信されたシーケンスを遅延させるように構成された遅延回路と、
    前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャするように構成されたフリップフロップと、ここにおいて、前記フリップフロップが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前のシンボルをキャプチャする、
    を備える、受信装置。

  19. 前記遅延回路が、シンボルの前記受信されたシーケンスを前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させるように構成された、請求項18に記載の装置。

  20. 前記時間遅延が前記フリップフロップのセットアップ時間よりも小さい、請求項19に記載の装置。

  21. シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間と、検出された遷移を前記クロック信号の対応するエッジに変換するために前記クロック復元回路によって必要とされる時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、請求項19に記載の装置。

  22. 前記導体の少なくとも1つのペアを駆動し、前記導体のうちの少なくとも1つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、請求項18に記載の装置。

  23. 導体の前記少なくとも1つのペアが、反対の極性で駆動される、請求項22に記載の装置。

  24. 前記受信機回路が、各シンボルを複数のビットに変換するように構成され、前記フリップフロップが、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするように構成された、請求項22に記載の装置。

  25. 前記受信機回路が、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとによって各シンボルを複数のビットに変換するように構成された、請求項24に記載の装置。

 

 

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